阅读说明：本技术 半导体装置及其制造方法 () 是由 山口直 于 2019-04-18 设计创作，主要内容包括：本公开的实施例涉及半导体装置及其制造方法。形成包含铪、氧和诸如锆的第一元素的第一非晶膜,在第一非晶膜上形成包含与铪、氧和第一元素中的任何一种不同的第二元素的多个晶粒,在多个晶粒和第一非晶膜上形成由与第一非晶膜相同的材料制成的第二非晶膜,以及在第二非晶膜上形成金属膜。此后,通过执行热处理,使第一非晶膜结晶以形成第一斜方铁电膜,并且使第二非晶膜结晶以形成第二斜方铁电膜。()

半导体装置及其制造方法

相关申请的交叉引用

本申请要求于2018年05月18日提交的日本专利申请号2018-096243的优先权，其内容通过引用并入本文。

技术领域

本发明涉及半导体装置及其制造方法，并且具体地涉及可有效地应用于用作包括铁电膜的存储器元件的半导体装置及其制造方法的技术。

背景技术

近年来，已经开发出使用铁电层的铁电存储器单元作为在低电压操作的半导体存储器元件。铁电存储器单元是非易失性存储器单元，其中通过控制铁电层的极化方向来改变信息的写入状态和擦除状态。

美国专利申请公开号2014/0340372(专利文献1)公开了一种非易失性存储器单元，其中在选择晶体管上方形成的铁电层被电连接到选择晶体管的扩散区域中的一个扩散区域。

在使用HfO₂膜构成铁电层的铁电存储器单元中，HfO₂膜的晶相需要是斜方的。然而，斜方晶体是亚稳相的，并且当在半导体衬底上形成非晶HfO₂膜，然后在半导体装置的制造过程中，在例如约700℃至1000℃的高温时执行用于结晶的热处理时，HfO₂膜的晶相变为单斜的，使得HfO₂膜变为顺电而不是铁电。在铁电存储器单元中，通过向栅极电极施加正电压和负电压并且控制铁电层中的极化域的反转来控制阈值电压。因此，铁电存储器单元存在的问题是，由于铁电层的晶粒尺寸和晶向的变化，阈值电压的变化相对于栅极电压而增加。即，目的是通过使铁电层的晶粒尺寸和晶向对准来改进半导体装置的性能。

从本说明书的描述和附图中，本发明的其他目的和新颖特征将变得显而易见。

以下是在本申请中所公开的典型实施例的概述的简要描述。

根据一个实施例的半导体装置的制造方法包括以下步骤：(a)形成包含铪、氧和第一元素的第一非晶膜；(b)在第一非晶膜上形成多个晶粒，该多个晶粒包含与铪、氧和第一元素中的任何一种不同的第二元素；以及(c)在多个晶粒和第一非晶膜上形成包含铪、氧和第一元素的第二非晶膜。制造半导体装置的方法还包括以下步骤：(d)在第二非晶膜上形成第一金属膜；以及(e)在步骤(d)之后执行热处理，从而使第一非晶膜结晶以形成斜方的第一铁电膜，并且使第二非晶膜结晶以形成斜方的第二铁电膜。

根据一个实施例，可以改进半导体装置的性能。

附图说明

图1是与根据第一实施例的半导体装置对应的半导体芯片的平面布局图；

图2是根据第一实施例的半导体装置的截面图；

图3是通过由本申请的发明人进行的实验获得的图示；

图4是示出在“写入”、“擦除”和“读取”时，所选择的存储器单元的每个部分的电压施加状况的一个示例的表；

图5是示出根据第一实施例的半导体装置的制造过程的截面图；

图6是接着图5的半导体装置的制造过程的截面图；

图7是接着图6的半导体装置的制造过程的截面图；

图8是接着图7的半导体装置的制造过程的截面图；

图9是接着图8的半导体装置的制造过程的截面图；

图10是接着图9的半导体装置的制造过程的截面图；

图11是接着图10的半导体装置的制造过程的截面图；

图12是接着图11的半导体装置的制造过程的截面图；

图13是接着图12的半导体装置的制造过程的截面图；

图14是接着图13的半导体装置的制造过程的截面图；

图15是接着图14的半导体装置的制造过程的截面图；

图16是接着图15的半导体装置的制造过程的截面图；

图17是接着图16的半导体装置的制造过程的截面图；

图18是通过由本申请的发明人进行的实验获得的图示；

图19是示出根据第二实施例的半导体装置的制造过程的截面图；

图20是示出根据第三实施例的半导体装置的制造过程的截面图；

图21是示出根据第四实施例的半导体装置的截面图；

图22是示出根据第五实施例的半导体装置的透视图；

图23是示出根据第五实施例的半导体装置的制造过程的截面图；以及

图24是示出根据所研究的示例的半导体装置的制造过程的截面图。

具体实施方式

在下文中，为方便起见，当需要时，将以多个区段或实施例描述本发明。然而，除非另有说明，否则这些区段或实施例不是彼此不相关的，并且一个区段或实施例作为另一个区段或实施例的修改的示例、细节或补充说明而与另一个区段或实施例的全部或部分相关。另外，在下面描述的实施例中，当提及要素的数目(包括件数、值、量、范围等)时，要素的数目不限于特定数目(除非另有说明，或者除其中数目原则上显然限于特定数目的情况之外)，并且大于或小于指定数目的数目也是适用的。另外，在下面描述的实施例中，不言而喻的是，除非另有说明或除其中部件原则上显然必不可少的情况之外，部件(包括要素步骤)并不总是必不可少的。类似地，在下面描述的实施例中，除非另有说明或者除其中可以想到它们原则上显然被排除在外的情况之外，当提及部件的形状、其位置关系等时，其中包括基本近似和类似的形状等。对于上述数值和范围也是如此。

在下文中，将参考附图详细描述本发明的实施例。注意，贯穿用于描述实施例的附图，具有相同功能的部件由相同的附图标记表示，并且将省略其重复描述。另外，除非在下面的实施例中特别需要，否则原则上不重复相同或相似部分的描述。

另外，在以下实施例中使用的一些附图中，甚至在截面图中也省略了阴影，以使附图易于观察。

(第一实施例)

将参考附图描述根据本实施例的包括铁电存储器单元的半导体装置，该铁电存储器单元是非易失性存储器单元。首先，将参考图1描述半导体芯片CHP的平面布局配置，该半导体芯片CHP是其中形成包括铁电存储器单元的系统的半导体装置。在图1中，半导体芯片CHP包括铁电存储器电路C1、CPU(中央处理单元)电路C2、RAM(随机存取存储器)电路C3、模拟电路C4和I/O(输入/输出)电路C5。

铁电存储器电路C1是这样的区域，其中提供能够电重写所存储的信息的电路，并且形成多个铁电存储器单元(是非易失性存储器单元)以作为半导体元件。

CPU电路C2是这样的区域，其中提供由约1.5V的电压驱动的逻辑电路，并且形成击穿电压较低并且可以快速操作的低击穿电压MISFET(金属绝缘体半导体场效应晶体管)以作为半导体元件。

RAM电路C3是这样的区域，其中提供SRAM(静态RAM)，并且形成具有与CPU电路C2中的结构基本相同的结构的低击穿电压MISFET以作为半导体元件。

模拟电路C4是这样的区域，其中提供模拟电路，并且形成电容性元件、电阻性元件、双极晶体管、高击穿电压MISFET(其击穿电压高于低击穿电压MISFET的击穿电压，并且该高击穿电压MISFET由约6V的电压驱动)等以作为半导体元件。

I/O电路C5是这样的区域，其中提供输入/输出电路，并且形成与模拟电路C4中的高击穿电压MISFET基本类似的高击穿电压MISFET以作为半导体元件。

<半导体装置的结构>

在下文中，将参考图2和图3描述根据本实施例的半导体装置的结构。在本实施例中，作为半导体装置的结构的一个示例，将描述在铁电存储器电路C1中形成的铁电存储器单元MC和在CPU电路C2中形成的低击穿电压MISFET 1Q。

如图2中所示，本实施例的半导体装置包括其中形成铁电存储器单元MC的区域MR和其中形成低击穿电压MISFET 1Q的区域LR。

例如，半导体衬底(半导体晶片)SB由具有约1Ωcm至10Ωcm的电阻率的p型单晶硅(Si)制成。在区域MR中的半导体衬底SB中形成p型阱区PW1，并且在区域LR中的半导体衬底SB中形成p型阱区PW2。在阱区PW1和阱区PW2中，形成多个元件隔离部分STI。通过在形成于半导体衬底SB中的沟槽中嵌入诸如氧化硅膜的绝缘膜来形成元件隔离部分STI。

首先，将描述区域MR中的铁电存储器单元MC的结构。在本实施例中，被称为MFIS(金属铁电绝缘体半导体)结构的存储器单元(其中铁电层FEL被应用到晶体管结构)被例示为铁电存储器单元MC。

在区域MR中，在包括阱区PW1的半导体衬底SB上形成绝缘膜IF1。绝缘膜IF1例如是氧化硅膜，并且具有例如1nm至3nm的厚度。提供绝缘膜IF1是出于稳定后面将要描述的半导体衬底SB和铁电层FEL之间的界面的目的，或者是出于防止在向栅极电极G1施加电压时(将要在后面操作铁电存储器单元MC时描述)电子从半导体衬底SB进入铁电层FEL的目的。因此，如果可以实现这些目的，那么在某些情况下可以不提供绝缘膜IF1。

铁电层FEL被形成在绝缘膜IF1上。铁电层FEL包括铁电膜FE1、铁电膜FE2以及在铁电膜FE1和铁电膜FE2之间形成的多个晶粒GR。

铁电膜FE1和铁电膜FE2中的每个铁电膜由金属氧化物膜制成，并且是例如具有介电常数高于氮化硅膜的介电常数的高介电常数膜。另外，铁电膜FE1和铁电膜FE2中的每个铁电膜的厚度为例如5nm。在这种情况下，铁电层FEL的厚度为例如10nm。

另外，铁电膜FE1和铁电膜FE2中的每个铁电膜都是由当施加电场时引起电介质极化并且即使在去除电场时其极化不会变为零的物质(即，铁电材料)制成的绝缘膜。即，即使在没有施加电场的状态下，极化仍然保留在铁电膜FE1和铁电膜FE2中。铁电材料是即使外部没有电场也能使电偶极子对准并且偶极子的方向可以通过电场来改变的物质。

另外，铁电膜FE1和铁电膜FE2中的每个铁电膜都需要是斜方晶体。换句话说，主要由斜方晶体以外的晶体组成的膜是顺电膜。因此，在铁电存储器单元MC中，为了实现铁电层FEL的剩余极化的增加、作为铁电材料的性能的改进以及铁电存储器单元MC的驱动功率的降低，构成电介质膜FE1和铁电膜FE2的晶体需要尽可能多地由斜方晶体形成。

在本实施例中，铁电膜FE1和铁电膜FE2中的每个铁电膜是由例如包含铪(Hf)、氧(O)和作为第一元素的锆(Zr)的材料制成的绝缘膜。代替锆，第一元素可以是硅(Si)、锗(Ge)、钇(Y)、镧(La)和镱(Yb)中的任何一种。

多个晶粒GR被形成为在铁电膜FE1和铁电膜FE2之间的铁电层FEL的一部分。如后面所描述的，多个晶粒GR用作用于在铁电层FEL的制造过程中使铁电膜FE1和铁电膜FE2成为斜方晶体的晶核。因此，多个晶粒GR由彼此分离的多个晶粒构成。换句话说，多个晶粒GR不是像铁电膜FE1和铁电膜FE2那样连续形成的膜，而是不连续地形成的。如果多个晶粒GR中的每个晶粒被耦合以形成为膜，则多个晶粒GR作为晶核的功能劣化。

多个晶粒GR包含与铪、氧和第一元素中的任何一种不同的第二元素。第二元素是例如铝(Al)。另外，代替铝，第二元素可以是碳(C)、氮(N)、氟(F)和钛(Ti)中的任何一种。在本实施例中，多个晶粒GR中的每个晶粒由一个原子或2至4个原子的聚集体构成。

另外，在某些情况下，在铁电层FEL的制造过程中，多个晶粒GR与在铁电膜FE1和铁电膜FE2之间的界面附近的、在铁电膜FE1和铁电膜FE2中包含的物质结合。即，多个晶粒GR最终是铝、碳、氮、氟、钛和其中它们与铪、氧或第一元素结合的化合物中的任何一种。

图3是通过由本申请的发明人进行的实验获得的图示，其中纵轴表示多个晶粒GR的浓度，横轴表示铁电层FEL在膜厚度方向上的厚度。这里，示出了在使用铝(Al)作为多个晶粒GR的情况下的测量结果。在图3中，实线指示铝(Al)的浓度，点虚线指示铪(Hf)的浓度。注意，图3不仅示出了第一实施例的图示，而且示出了将稍后描述的第二实施例的图示。

参考在图3中的第一实施例的图示，在铁电层FEL中的铁电膜FE1和铁电膜FE2之间的界面附近，铝(Al)的浓度峰值高。另外，在铁电膜FE1的下表面附近和铁电膜FE2的上表面附近，铝(Al)的浓度峰值低或者不存在铝(Al)的浓度峰值。因此，可知在铁电膜FE1和铁电膜FE2中存在一部分铝，但是大部分铝存在于铁电膜FE1和铁电膜FE2之间的界面附近。如上所述，铝和其中铝和在铁电膜FE1和铁电膜FE2中包含的物质结合的化合物存在于铁电膜FE1和铁电膜FE2之间的界面附近。即，结果铝或铝化合物不会扩散穿过铁电膜FE1和铁电膜FE2，而是保留在铁电膜FE1和铁电膜FE2之间的界面附近。

如上所述，在靠近铁电膜FE1和铁电膜FE2之间的界面的位置处的多个晶粒GR的浓度峰值高于在靠近铁电膜FE1的下表面的位置处和靠近铁电膜FE2的上表面的位置处的浓度峰值。因此，由于多个晶粒GR存在于铁电膜FE1和铁电膜FE2之间的界面附近，所以铁电膜FE1和铁电膜FE2中的每个铁电膜具有高度均一的晶粒尺寸并且容易形成为斜方晶体。因此，当将铁电层FEL应用于铁电存储器单元MC时，可以抑制由于铁电层FEL的极化反转引起的阈值电压的变化的增加的问题，因此，可以抑制铁电存储器单元MC的重写耐久性的降低或保持率的降低的问题。即，通过本实施例的技术可以提高半导体装置的性能。

另外，当比较铁电层FEL中的铪的比例、第一元素(Zr等)的比例和第二元素(晶粒GR)的比例时，第二元素的比例小于铪的比例和第一元素的比例。具体地，当铁电层FEL中铪的比例、第一元素的比例和第二元素的比例之和为100％时，铪的比例在30％至50％的范围内，第一元素的比例在30％至50％的范围内，并且第二元素的比例在0.5％至5.0％的范围内。

在铁电层FEL上形成金属膜MF1。金属膜MF1是由例如氮化钛膜、氮化钽膜或钨膜制成的导电膜。金属膜MF1的厚度为例如10nm至20nm。金属膜MF1是盖膜，其被设置为在铁电层FEL的制造过程中对铁电膜FE1和铁电膜FE2施加应力并且控制铁电膜FE1和铁电膜FE2中的每个铁电膜的晶向。因此，在形成铁电层FEL之后，铁电膜FE1和铁电膜FE2可以作为斜方晶体存在的情况下，可以去除金属膜MF1。然而，由于铁电膜FE1和铁电膜FE2中的每个铁电膜的晶向可能由于金属膜MF1的去除而变化，因此不去除金属膜MF1是更优选的。在留下金属膜MF1的情况下，金属膜MF1还用作后面描述的栅极电极G1的一部分。

栅极电极G1被形成在金属膜MF1上。例如，栅极电极G1是由向其中引入了n型杂质的多晶硅膜制成的导电膜。代替多晶硅膜，可以使用诸如氮化钛膜、铝膜或钨膜的金属膜或者通过适当地堆叠这些膜而获得的堆叠膜来作为构成栅极电极G1的材料。

侧壁间隔件SW被形成在栅极电极G1的侧表面上。侧壁间隔件SW由例如氧化硅膜和氮化硅膜的堆叠膜形成。

在侧壁间隔件SW下方的阱区PW1中，形成延伸区域EX1，该延伸区域EX1是低浓度n型杂质区域。另外，在与侧壁间隔件SW对准的位置处的阱区PW1中，形成扩散区域D1，该扩散区域D1是浓度高于延伸区域EX1的浓度的n型杂质区域。延伸区域EX1和扩散区域D1彼此连接，并且构成铁电存储器单元MC的源极区域的一部分或漏极区域的一部分。

在栅极电极G1和扩散区域D1上形成由例如硅化钴(CoSi₂)、硅化镍(NiSi)或镍铂硅化物(NiPtSi)制成的硅化物层SI。形成硅化物层SI主要是为了降低与后面描述的插塞PG的接触电阻。

接下来，将描述区域LR中的低击穿电压MISFET 1Q的结构。

在区域LR中，在包括阱区PW2的半导体衬底SB上形成栅极绝缘膜GF。栅极绝缘膜GF例如是氧化硅膜，并且具有例如1nm至4nm的厚度。

在栅极绝缘膜GF上形成了栅极电极G2。例如，栅极电极G2是由向其中引入了n型杂质的多晶硅膜制成的导电膜。代替多晶硅膜，可以使用诸如氮化钛膜、铝膜或钨膜的金属膜或通过适当地堆叠这些膜而获得的堆叠膜来作为构成栅极电极G2的材料。

侧壁间隔件SW被形成在栅极电极G2的侧表面上。侧壁间隔件SW由例如氧化硅膜和氮化硅膜的堆叠膜形成。

在侧壁间隔件SW下方的阱区PW2中，形成延伸区域EX2，该延伸区域EX2是低浓度n型杂质区域。另外，在与侧壁间隔件SW对准的位置处的阱区PW2中，形成扩散区域D2，该扩散区域D2是浓度高于延伸区域EX2的浓度的n型杂质区域。延伸区域EX2和扩散区域D2构成MISFET 1Q的源极区域的一部分或漏极区域的一部分。

注意，区域MR中的延伸区域EX1的杂质浓度与区域LR中的延伸区域EX2的杂质浓度基本相同。另外，区域MR中的扩散区域D1的杂质浓度与区域LR中的扩散区域D2的杂质浓度基本相同。

在栅极电极G2和扩散区域D2上形成由例如硅化钴(CoSi₂)、硅化镍(NiSi)或镍铂硅化物(NiPtSi)制成的硅化物层SI。形成硅化物层SI主要是为了降低与后面描述的插塞PG的接触电阻。

在铁电存储器单元MC(形成于区域MR中)上和MISFET 1Q(形成于区域LR中)上形成层间绝缘膜IL1。层间绝缘膜IL1例如是氧化硅膜。在层间绝缘膜IL1中形成多个接触孔，并且在多个接触孔中形成多个插塞PG。插塞PG由例如屏障金属膜和导电膜构成，屏障金属膜由钛膜、氮化钛膜或其堆叠膜制成，导电膜主要由钨制成。插塞PG经由硅化物层SI电连接到扩散区域D1或扩散区域D2。尽管未示出，但是电连接到栅极电极G1和栅极电极G2的插塞PG还存在于层间绝缘膜IL1中。

尽管未示出，但是在插塞PG上形成多个布线。例如，在层间绝缘膜IL1上形成层间绝缘膜，并且在该层间绝缘膜中形成用于布线的沟槽。然后，将包含例如铜作为主要组分的导电膜埋置在布线沟槽中，以便形成连接到插塞PG的第一层布线。

<铁电存储器单元MC的操作>

接下来，将参考图4描述铁电存储器单元MC的操作示例。

图4是示出在“写入”、“擦除”和“读取”时对铁电存储器单元MC中的所选择的存储器单元的每个部分施加电压的一个示例的表。图4的表描述了在“写入”、“擦除”和“读取”的相应操作时施加到图2中所示的铁电存储器单元MC的漏极区域(一个扩散区域D1)的电压Vd、施加到其栅极电极G1的电压Vg、施加到其源极区域(另一扩散区域D1)的电压Vs以及施加到阱区PW1的电压Vb。注意，图4的表中描述的状况是电压施加状况的优选示例，并且状况不限于此，并且可以根据需要进行各种修改。

在本实施例中，其中铁电层FEL的极化朝上并且铁电存储器单元MC的阈值电压相对较高的状态被定义为“写入”。另外，其中铁电层FEL的极化朝下并且铁电存储器单元MC的阈值电压相对较低的状态被定义为“擦除”。

在写入操作中，负电压被施加到栅极电极G1。即，例如，如图4中的“写入”栏中所示的电压被施加到对其执行写入的所选择的存储器单元的每个部分。结果，铁电层FEL的极化朝上，铁电存储器单元MC的阈值电压上升，并且铁电层FEL处于写入状态。

在擦除操作中，正电压被施加到栅极电极G1。即，例如，如图4中的“擦除”栏中所示的电压被施加到对其执行擦除的所选择的存储器单元的每个部分。结果，铁电层FEL的极化朝下，铁电存储器单元MC的阈值电压降低，并且铁电层FEL处于擦除状态。

在读取操作中，例如，如图4中的“读取”栏中所示的电压被施加到从其执行读取的所选择的存储器单元的每个部分。通过将施加到栅极电极G1的电压Vg设置为在处于写入状态的铁电层FEL的阈值电压和处于擦除状态的铁电层FEL的阈值电压之间的值，可以区分写入状态和擦除状态。

<半导体装置的制造过程>

在下文中，将参考图5至图17描述制造根据本实施例的半导体装置的制造方法。图5至图17中的每个附图是示出区域MR和区域LR的截面图，区域MR中形成铁电存储器单元MC，区域LR中形成低击穿电压MISFET 1Q。

图5示出了形成元件隔离部分STI、阱区PW1和阱区PW2的步骤。

首先，制备半导体衬底SB，例如，半导体衬底SB由向其中引入了p型杂质的单晶硅制成。接下来，通过使用光刻法和刻蚀工艺在半导体衬底SB中形成沟槽。然后，形成诸如氧化硅膜的绝缘膜以便填充沟槽，之后，通过CMP(化学机械抛光)法去除沟槽外部的绝缘膜，由此形成留在沟槽中的由绝缘膜构成的元件隔离部分STI。

接下来，通过使用光刻法和离子注入法将杂质引入到半导体衬底SB中，在区域MR中形成p型阱区PW1，并且在区域LR中形成p型阱区PW2。

图6示出了形成栅极绝缘膜GF的步骤。

首先，例如，在包含氧的气氛中对包括区域MR中的阱区PW1和区域LR中的阱区PW2的半导体衬底SB执行热处理，以便在区域MR和区域LR中的半导体衬底SB上形成例如由氧化硅制成的栅极绝缘膜GF。栅极绝缘膜GF的厚度为例如1nm至3nm。接下来，形成具有打开区域MR并覆盖区域LR的图案的抗蚀剂图案RP1。接下来，通过使用抗蚀剂图案RP1作为掩模来执行刻蚀工艺，从而去除区域MR中的栅极绝缘膜GF，以便留下区域LR中的栅极绝缘膜GF。之后，通过例如灰化工艺去除抗蚀剂图案RP1。

图7示出了形成绝缘膜IF1的步骤。

例如，在包含氧的气氛中对半导体衬底SB执行热处理，以便在区域MR中的半导体衬底SB上形成由例如氧化硅制成的绝缘膜IF1。绝缘膜IF1的厚度为例如1nm至3nm。此时，栅极绝缘膜GF被形成在区域LR中，并且栅极绝缘膜GF的厚度由于该热氧化工艺而略微增加。

图8示出了形成非晶膜AM1的步骤。

通过例如ALD(原子层沉积)法在区域MR中的绝缘膜IF1上和区域LR中的栅极绝缘膜GF上形成非晶膜AM1。非晶膜AM1的厚度为例如5nm。非晶膜AM1是由包含例如铪(Hf)、氧(O)和作为第一元素的锆(Zr)的材料制成的膜。另外，代替锆，第一元素可以是硅(Si)、锗(Ge)、钇(Y)、镧(La)和镱(Yb)中的任何一种。

图9示出了形成多个晶粒GR的步骤。

在将半导体晶片从在形成图8的非晶膜AM1的步骤中使用的ALD装置转移到另一装置之后，执行图9的步骤。在本实施例中，在区域MR和LR中，通过溅射法在非晶膜AM1上形成多个晶粒GR。多个晶粒GR彼此分离。换句话说，多个晶粒GR不是像非晶膜AM1那样连续形成的膜，而是不连续地形成的。即，多个晶粒GR不覆盖整个非晶膜AM1，而是点缀在非晶膜AM1上。因此，非晶膜AM1的一部分被多个晶粒GR覆盖，而非晶膜AM1的另一部分从多个晶粒GR暴露出。另外，多个晶粒GR中的一些晶粒被沉积在非晶膜AM1的上表面上，并且多个晶粒GR中的其他晶粒被引入非晶膜AM1的上表面中。因此，在后面将描述的使非晶膜AM1等结晶的步骤中，多个晶粒GR可以用作晶核。

另外，多个晶粒GR包含与铪、氧和第一元素中的任何一种不同的第二元素。第二元素是例如铝(Al)。另外，代替铝，第二元素可以是碳(C)、氮(N)、氟(F)和钛(Ti)中的任何一种。在本实施例中，将描述其中第二元素是铝的情况作为代表性示例。

另外，可以通过CVD(化学气相沉积)法代替溅射法来形成多个晶粒GR，但是由于如上面所描述的形成彼此分离的多个晶粒GR是优选的，因此通过溅射法形成多个晶粒GR是优选的。另外，相对于非晶膜AM1的上表面的多个晶粒GR的表面密度在5×10¹²/cm²至5×10¹⁴/cm²的范围内。因此，可以将多个晶粒GR的晶粒尺寸的半径精确地控制在例如0.1nm至1nm的范围内。

另外，为了防止多个晶粒GR过度扩散到非晶膜AM1中，溅射法优选在1℃或更高且150℃或更低的温度范围内执行。

另外，如上所述，构成多个晶粒GR的第二元素可以用代替铝的另一元素代替。在这种情况下，可以通过离子注入法代替溅射法来形成多个晶粒GR。当使用离子注入法时，多个晶粒GR的剂量被设定在5×10¹²/cm²至5×10¹⁴/cm²的范围内。

图10示出了形成非晶膜AM2的步骤。

在区域MR和区域LR中，通过例如ALD法在多个晶粒GR上和非晶膜AM1上形成非晶膜AM2。通过该步骤，多个晶粒GR被非晶膜AM2覆盖。非晶膜AM2的厚度为例如5nm。非晶膜AM2由与非晶膜AM1相同的材料制成，并且是由包含例如铪(Hf)、氧(O)和作为第一元素的锆(Zr)的材料制成的膜。另外，代替锆，第一元素可以是硅(Si)、锗(Ge)、钇(Y)、镧(La)和镱(Yb)中的任何一种。

图11示出了形成金属膜MF1的步骤。

在区域MR和区域LR中，通过使用例如CVD法或溅射法在非晶膜AM2上形成由例如氮化钛、氮化钽或钨制成的金属膜MF1。金属膜MF1的厚度为例如10nm至20nm。提供金属膜MF1主要用于向非晶膜AM1和非晶膜AM2施加应力。

图12示出了形成铁电膜FE1、铁电膜FE2和铁电层FEL的步骤。

在区域MR和区域LR中，通过在其中在非晶膜AM2上形成金属膜MF1的状态下执行热处理，使非晶膜AM1结晶以形成斜方晶体的铁电膜FE1，并且使非晶膜AM2结晶以形成斜方晶体的铁电膜FE2。

该热处理可以通过RTA(快速热退火)方法在600℃或更低的温度来执行，但是通过使用作为电磁波的、频率为例如1GHz至10GHz的微波执行热处理是优选的，并且通过使用频率为2.45GHz的微波执行热处理是更优选的。使用微波的热处理能够在较低温度结晶，并且可以在例如400℃或更低的温度执行。

在使用微波的热处理中，微波被辐射使得电场的振动方向相对于金属膜MF1的上表面或半导体衬底SB的上表面为90度(垂直)。诸如上面描述的微波的电磁波的特征在于：容易形成作为极化晶体的铁电膜FE1和铁电膜FE2(因为能量被极化晶体吸收)。因此，如上所述，在400℃或更低的低温执行用于结晶的热处理变得容易。

例如，如果在约700℃至1000℃的高温执行用于结晶的热处理，则铁电膜FE1和铁电膜FE2的晶相可能是单斜的，并且铁电膜FE1和铁电膜FE2变为顺电膜而不是铁电膜。通过如在本实施例中那样在400℃或更低的低温执行热处理，将铁电膜FE1和铁电膜FE2形成为斜方晶体变得容易。

另外，在该结晶步骤中，铁电膜FE1和铁电膜FE2中的每个铁电膜的取向由来自金属膜MF1的应力控制。即，当非晶膜AM1和非晶膜AM2结晶成铁电膜FE1和铁电膜FE2时，金属膜MF1具有将铁电膜FE1和铁电膜FE2中的每个铁电膜的晶向定向为斜方的功能。

另外，在本实施例中，多个晶粒GR被形成为在非晶膜AM1和非晶膜AM2之间的多个晶粒。多个晶粒在结晶步骤中用作晶核。由于上述热处理，多个晶粒GR中的一些晶粒与在非晶膜AM1和非晶膜AM2中所包含的物质结合而变为化合物。即，在热处理后，多个晶粒GR是铝、碳、氮、氟和钛或者它们与铪、氧或上述第一元素结合的化合物中的任何一种。

在下文中，将描述构成多个晶粒GR的第二元素是铝的情况，作为结晶步骤的一个示例。多个铝晶粒(其为多个晶粒GR)中的大多数铝晶粒与在非晶膜AM1和非晶膜AM2中所包含的氧结合，以成为多个氧化铝晶粒。通过使用多个氧化铝晶粒作为晶核，使非晶膜AM1和非晶膜AM2结晶，以成为铁电膜FE1和铁电膜FE2。这里，多个铝晶粒的晶粒尺寸的半径被精确地控制在例如0.1nm至1nm的范围内。即，由于铁电膜FE1和铁电膜FE2中的每个铁电膜的晶粒尺寸根据多个氧化铝晶粒的晶粒尺寸而被对准，因此铁电层FEL中的晶粒尺寸的均一性得到改进。

如上所述，在铁电层FEL中，可以改进晶粒尺寸的均一性，并且晶向可以被对准成斜方的。因此，当将铁电层FEL应用于铁电存储器单元MC时，可以抑制由于铁电层FEL的极化反转导致铁电层FEL的膜质量劣化以及由于铁电层FEL的晶粒尺寸和晶向的变化导致阈值电压的变化增加的问题。因此，可以抑制铁电存储器单元MC的重写耐久性的降低或保持率的降低的问题。即，通过本实施例的技术可以改进半导体装置的性能。

图13示出了接着图12的半导体装置的制造过程，即，去除金属膜MF1和铁电层FEL的步骤。

首先，形成具有打开区域LR并覆盖区域MR的图案的抗蚀剂图案RP2。接下来，通过使用抗蚀剂图案RP2作为掩模来执行刻蚀工艺，从而去除在区域LR中形成的金属膜MF1和铁电层FEL，以便留下在区域MR中形成的金属膜MF1和铁电层FEL。之后，通过例如灰化工艺去除抗蚀剂图案RP2。

图14示出了形成导电膜FG的步骤。

通过例如CVD法，在区域MR中的金属膜MF1上和区域LR中的栅极绝缘膜GF上形成由例如向其中引入了n型杂质的多晶硅制成的导电膜FG。

如上所述，如果铁电层FEL的内部可以充分地保持为斜方晶体，则可以在形成导电膜FG之前去除金属膜MF1。

图15示出了形成栅极电极G1和栅极电极G2的步骤。

通过光刻法和刻蚀工艺来图案化区域MR和LR中的导电膜FG。由此，在区域MR中形成栅极电极G1，并且在区域LR中形成栅极电极G2。随后，通过执行刻蚀工艺，在区域MR中去除未被栅极电极G1覆盖的金属膜MF1、铁电层FEL和绝缘膜IF1，并且在区域LR中去除未被栅极电极G2覆盖的栅极绝缘膜GF。

另外，在本实施例中，图示了其中留下在栅极电极G1下方(导电膜FG下方)的金属膜MF1的情况，因此，金属膜MF1用作栅极电极G1的一部分。

图16示出了形成延伸区域EX1和延伸区域EX2的步骤。

通过光刻法和离子注入法，在区域MR中与栅极电极G1对准的位置处的阱区PW1中形成作为n型杂质区域的延伸区域EX1，并且在区域LR中与栅极电极G2对准的位置处的阱区PW2中形成n型杂质区域的延伸区域EX2。延伸区域EX1构成铁电存储器单元MC的源极区域的一部分或漏极区域的一部分，并且延伸区域EX2构成MISFET 1Q的源极区域的一部分或漏极区域的一部分。

图17示出了形成侧壁间隔件SW、扩散区域D1、扩散区域D2和硅化物层SI的步骤。

首先，通过例如CVD法依次形成氧化硅膜和氮化硅膜，以便覆盖栅极电极G1和栅极电极G2。接下来，通过各向异性刻蚀工艺来加工氮化硅膜。之后，去除在栅极电极G1的上表面和栅极电极G2的上表面上形成的氧化硅膜。结果，在栅极电极G1的侧表面和栅极电极G2的侧表面上形成均由氧化硅膜和氮化硅膜的堆叠膜构成的侧壁间隔件SW。

接下来，通过光刻法和离子注入法，在区域MR中与侧壁间隔件SW对准的位置处的阱区PW1中形成作为n型杂质区域的扩散区域D1，并且在区域LR中与侧壁间隔件SW对准的位置处的阱区PW2中形成n型杂质区域的扩散区域D1。

在区域MR中，扩散区域D1的杂质浓度高于延伸区域EX1的杂质浓度，并且扩散区域D1被连接到延伸区域EX1以构成铁电存储器单元MC的源极区域的一部分或漏极区域的一部分。

在区域LR中，扩散区域D2的杂质浓度高于延伸区域EX2的杂质浓度，并且扩散区域D2被连接到延伸区域EX2以构成MISFET 1Q的源极区域的一部分或漏极区域的一部分。

接下来，通过自对准硅化物(自对准硅化物)技术在扩散区域D1、扩散区域D2、栅极电极G1和栅极电极G2的上表面中的每个上表面上形成低电阻硅化物层SI。

具体地，硅化物层SI可以如下形成。首先，形成用于形成硅化物层SI的金属膜，以便覆盖区域MR和区域LR。该金属膜由例如钴、镍或镍铂合金制成。接下来，对半导体衬底SB在约300℃至400℃进行第一热处理，然后在约600℃至700℃进行第二热处理，从而使在扩散区域D1、扩散区域D2、栅极电极G1和栅极电极G2中包含的材料与金属膜反应。结果，在扩散区域D1、扩散区域D2、栅极电极G1和栅极电极G2的上表面中的每个上表面上形成由硅化钴(CoSi₂)、硅化镍(NiSi)或镍硅化镍(NiPtSi)制成的硅化物层SI。之后，去除未反应的金属膜。

另外，在其中采用诸如氮化钛膜、铝膜或钨膜的金属膜或者其中适当地堆叠这些膜的堆叠膜作为构成栅极电极G1的材料的情况下，在图17的步骤之后，可以通过使用所谓的后栅极工艺用金属膜或堆叠膜代替作为栅极电极G1的材料的多晶硅膜。

如上所述，在区域MR中形成具有MFIS结构的铁电存储器单元MC，在区域LR中形成MISFET 1Q。

此后，通过下面提到的步骤，获得图2所示的结构。

首先，通过例如CVD法形成由例如氧化硅制成的层间绝缘膜IL1，以便覆盖在区域MR中形成的铁电存储器单元MC和在区域LR中形成的MISFET 1Q。接下来，通过使用光刻法和刻蚀工艺，在层间绝缘膜IL1中形成多个接触孔。然后，在多个接触孔中形成由例如钛膜、氮化钛膜或其堆叠膜制成的屏障金属膜，并且在屏障金属膜上形成主要由钨制成的导电膜。接下来，通过例如CMP法去除在接触孔外部的屏障金属膜和导电膜，从而在接触孔中形成插塞PG。插塞PG经由硅化物层SI电连接到扩散区域D1或扩散区域D2。尽管未示出，但是还存在电连接到栅极电极G1和栅极电极G1的插塞PG。

<所研究的示例与本实施例的比较>

图24示出了根据本申请的发明人研究的研究示例的半导体装置，并且是与本实施例的图12对应的制造过程中的截面图。具体地，图24示出了通过在将成为铁电层FEL的非晶膜上执行用于结晶的热处理来形成铁电膜FE4的状态。

如在本实施例中那样，在所研究的示例中还提供了包括铁电层FEL的铁电存储器单元MC。然而，与本实施例中的铁电存储器单元MC不同的是，所研究的示例的铁电层FEL是铁电膜FE4的单层膜，而不是铁电膜FE1和铁电膜FE2的堆叠膜，并且不包括多个晶粒GR。另外，铁电膜FE4包含铪(Hf)、氧(O)和由锆(Zr)制成的第一元素。

例如，在氧化铪膜(HfO₂膜)的情况下，当通过ALD法等沉积非晶膜，然后在约700℃至1000℃的高温执行热处理时，HfO₂膜的晶相变成单斜的，因此HfO₂膜变为顺电而不是铁电。因此，通过将由锆(Zr)制成的第一元素添加到HfO₂膜中，容易将铁电膜FE4形成为斜方晶体。另外，通过在非晶膜上形成诸如氮化钛的金属膜MF1，可以容易地控制铁电膜FE4的取向。

在铁电存储器单元MC中，通过向栅极电极施加正电压和负电压来控制铁电层FEL中的极化域的反转，从而控制阈值电压。因此，铁电存储器单元MC中的阈值电压的变化很大程度上取决于晶粒尺寸的变化和铁电膜FE4的晶向的变化。另外，由于当铁电存储器单元MC的重写次数增加时，铁电层FEL中的膜质量劣化，因此晶粒尺寸的变化的幅度和晶向的变化的幅度极大地影响阈值电压的变化。

本申请的发明人的研究表明，在所研究的示例中，不能充分抑制铁电膜FE4的晶粒尺寸的变化和晶向的变化，并且阈值电压的变化随着重写铁电存储器单元MC的次数的增加而增加。

另一方面，在本实施例中，采用非晶膜AM1和非晶膜AM2的堆叠结构来形成铁电层FEL，并且在非晶膜AM1和非晶膜AM2之间进一步提供多个晶粒GR。多个晶粒GR中的每个晶粒的晶粒尺寸的半径被精确地控制在例如0.1nm至1nm的范围内。另外，通过在其中非晶膜AM2上形成金属膜MF1的状态下对非晶膜AM1、非晶膜AM2和多个晶粒GR执行用于结晶的热处理，铁电膜FE1和铁电膜FE2中的每个铁电膜的晶粒尺寸根据多个晶粒GR的晶粒尺寸而被对准。因此，铁电层FEL中的晶粒尺寸的均一性得到改进。因此，在铁电层FEL中，可以改进晶粒尺寸的均一性，并且可以将晶向对准为斜方的。

当将包括以这种方式形成的铁电膜FE1、铁电膜FE2和多个晶粒GR的铁电层FEL应用于铁电存储器单元MC时，可以抑制上述阈值电压的变化增加的问题。因此，可以抑制铁电存储器单元MC的重写耐久性的降低或保持率的降低的问题。即，通过本实施例的技术可以改进半导体装置的性能。

另外，在本实施例中，使用诸如微波的电磁波来进行用于结晶的热处理。使用微波的热处理能够在较低温度下结晶，并且可以在例如400℃或更低的温度进行。结果，铁电膜FE1和铁电膜FE2的晶相可以容易地形成为斜方晶体，并且铁电膜FE1和铁电膜FE2可以容易地形成为铁电而不是顺电。

(修改示例)

在下文中，将参考图18描述根据第一实施例的修改示例的半导体装置。在下面的描述中，将主要描述与第一实施例的不同之处。

图18是通过由本申请的发明人进行的实验获得的图示，并且其示出了在第一实施例的图9的步骤中通过溅射法形成多个晶粒GR时的温度比较。这里，示出了其中将铝应用于构成多个晶粒GR的第二元素的一个示例。在图18中，纵轴表示其中铝扩散到非晶膜AM1中的扩散长度D，横轴表示在溅射工艺期间的开尔文温度T[K]的倒数(1/T)。

在第一实施例中，通过溅射法在300℃或更低的温度形成多个晶粒GR，从而抑制了作为多个晶粒GR的铝扩散到非晶膜AM1中。当非晶膜AM1和非晶膜AM2结晶成铁电膜FE1和铁电膜FE2时，铝用作晶核。因此，在非晶膜AM1的上表面附近，即在非晶膜AM1和非晶膜AM2之间的界面附近存在更多的晶核是优选的。即，当通过溅射法形成多个晶粒GR时，作为多个晶粒GR的铝不过多地扩散到非晶膜AM1中是优选的。

从图18的图示中可以看出，随着多个晶粒GR的形成温度降低，多个晶粒GR的扩散长度D减小。根据该图示，多个晶粒GR的形成温度优选为1℃或更高且150℃或更低，更优选地100℃或更低，最优选地27℃(室温)或更低。

通过如上所述在较低温度下形成多个晶粒GR，可以在铁电层FEL中进一步改进晶粒尺寸的均一性，并且可以容易地将晶体的取向对准为斜方的。

(第二实施例)

在下文中，将参考图19描述根据第二实施例的半导体装置。在下面的描述中，将主要描述与第一实施例的不同之处。图19是与第一实施例的图12相对应的制造过程的截面图。

在第一实施例中，将铁电膜FE1和铁电膜FE2的双层结构应用为铁电层FEL。在第二实施例中，将铁电膜FE1、铁电膜FE2和铁电膜FE3的三层结构应用为铁电层FEL。

图19示出了与第一实施例的图12类似的已经应用了通过微波等的用于结晶的热处理之后的状态。

首先，与参考第一实施例的图8至图10描述的制造过程的情况一样，非晶膜AM1、多个晶粒GR和非晶膜AM2依次在区域MR和区域LR中的绝缘膜IF1上形成。

接下来，如图19中所示，通过溅射法在非晶膜AM2上再次形成多个晶粒GR。然后，通过例如ALD法在多个晶粒GR上和非晶膜AM2上形成非晶膜AM3。构成非晶膜AM3的材料与非晶膜AM1和非晶膜AM2的材料相同。

在第二实施例中，非晶膜AM1的厚度约为2.5nm，非晶膜AM2的厚度约为5nm，并且非晶膜AM3的厚度约为2.5nm。即，第二实施例的非晶膜AM1和非晶膜AM3中的每个非晶膜的厚度小于第一实施例的非晶膜AM1的厚度5nm。

接下来，与参考第一实施例的图11描述的制造过程的情况一样，在非晶膜AM3上形成金属膜MF1。

接下来，在其中在非晶膜AM3上形成金属膜MF1的状态下，执行热处理以分别使非晶膜AM1至AM3结晶，从而形成斜方晶体的铁电膜FE1至FE3。结果，形成了包括铁电膜FE1至FE3和多个晶粒GR的铁电层FEL。另外，与第一实施例一样，可以通过RTA方法在600℃或更低的温度执行该热处理，但是在400℃或更低的温度通过微波执行该热处理是优选的。

如上所述，在第二实施例中，多个晶粒GR被形成在非晶膜AM1和非晶膜AM2之间以及非晶膜AM2和非晶膜AM3之间。因此，在第二实施例中的用作晶核的多个晶粒GR的数目大于第一实施例中的用作晶核的多个晶粒GR的数目。另外，由于非晶膜AM1和非晶膜AM3的厚度较小，所以非晶膜AM1和非晶膜AM3的晶粒尺寸容易根据多个晶粒GR的晶粒尺寸进行生长。因此，在第二实施例中，与第一实施例相比，可以进一步改进铁电膜FE1至FE3的晶粒尺寸的均一性。

另外，参考图3中的第二实施例的图示，在铁电层FEL中，在铁电膜FE1和铁电膜FE2之间的界面附近以及在铁电膜FE2和电介质膜FE3之间的界面附近，作为多个晶粒GR的铝(Al)的浓度峰值高。另外，在铁电膜FE1的下表面附近、在铁电膜FE2的中心部分附近以及在铁电膜FE3的上表面附近，铝(Al)的浓度峰值低或者不存在铝(Al)的浓度峰值。

如上所述，在靠近铁电膜FE1和铁电膜FE2之间的第一界面的位置处以及在靠近铁电膜FE2和铁电膜FE3之间的第二界面的位置处的多个晶粒GR的浓度峰值高于在靠近铁电膜FE1的下表面的位置处、在铁电膜FE2的中心部分处以及在靠近铁电膜FE3的上表面的位置处浓度峰值。因此，由于在铁电膜FE1和铁电膜FE2之间的第一界面附近以及铁电膜FE2和铁电膜FE3之间的第二界面附近存在多个晶粒GR，所以铁电膜FE1至FE3中的每个铁电膜具有高度均一的晶粒尺寸，并且容易形成为斜方晶体。

因此，当将铁电层FEL应用于铁电存储器单元MC时，可以进一步抑制由于铁电层FEL的极化反转引起的阈值电压的变化增加的问题，因此，可以进一步抑制铁电存储器单元MC的重写耐久性的降低或保持率的降低。即，通过第二实施例的技术可以进一步改进半导体装置的性能。

同样在第二实施例中，当比较铁电层FEL中的铪的比例、第一元素(Zr等)的比例、构成多个晶粒GR的第二元素的比例时，如第一实施例中一样，第二元素的比例小于铪的比例和第一元素的比例。具体地，当铁电层FEL中的铪的比例、第一元素的比例和第二元素的比例之和为100％时，铪的比例在30％至50％的范围内，第一元素的比例在30％至50％的范围内，并且第二元素的比例在0.5％至5.0％的范围内。

另外，尽管在第二实施例中已经描述了具有铁电膜FE1至FE3的三层结构的铁电层FEL，但是还可以形成三层或更多层的多个铁电膜并且形成他们之间的多个晶粒GR。在这种情况下，可以进一步改进铁电层FEL中的晶粒尺寸的均一性。

(第三实施例)

在下文中，将参考图20描述根据第三实施例的半导体装置。在下面的描述中，将主要描述与第一实施例的不同之处。

尽管在第一实施例中作为一个示例已经描述了具有MFIS结构的铁电存储器单元MC，但是在第三实施例中，将描述被称为MFMIS(金属铁电金属绝缘体半导体)结构(其中将铁电层FEL应用于晶体管结构)的存储器单元来作为铁电存储器单元MC。

图20是与第一实施例的图12的步骤完成时的点对应的截面图。

如图20中所示，在根据第三实施例的铁电存储器单元MC中，在铁电层FEL和绝缘膜IF1之间形成金属膜MF2。可以在第一实施例的图7的步骤和图8的步骤之间形成金属膜MF2。即，在图7中，在区域MR中形成绝缘膜IF1之后，金属膜MF2被形成在区域MR中的绝缘膜IF1上和区域LR中的栅极绝缘膜GF上。之后，通过与参考图8描述的制造方法相同的方法，在区域MR和区域LR中的金属膜MF2上形成非晶膜AM1。金属膜MF2由与金属膜MF1相同的材料制成，并且可以通过与金属膜MF1相同的制造方法形成。

与金属膜MF1一样，当非晶膜AM1和非晶膜AM2结晶成铁电膜FE1和铁电膜FE2时，金属膜MF2具有将铁电膜FE1和铁电膜FE2中的每个铁电膜的晶相定向为斜方的功能。因此，铁电膜FE1和铁电膜FE2中的每个铁电膜的取向不仅受到来自金属膜MF1的应力的控制，而且还受到来自金属膜MF2的应力的控制。因此，与第一实施例相比，在第三实施例中，用于控制铁电膜FE1和铁电膜FE2中的每个铁电膜的晶相的应力更大，并且因此铁电膜FE1和铁电膜FE2中的每个铁电膜都可以更可靠地形成为斜方晶体。

另外，还可以将在第二实施例中公开的技术应用于在第三实施例中公开的技术。

(第四实施例)

在下文中，将参考图21描述根据第四实施例的半导体装置。在下面的描述中，将主要描述与第三实施例的不同之处。

尽管在第三实施例中作为一个示例已经描述了具有MFMIS结构(其中将铁电层FEL应用于晶体管结构)的铁电存储器单元MC，但是在第四实施例中，通过在布线层中形成铁电层FEL，并且将在半导体衬底SB上形成的铁电层FEL和MISFET 2Q彼此电连接来配置铁电存储器单元MC。

图21仅示出了其中形成铁电存储器单元MC的区域MR。如图21中所示，MISFET 2Q被形成在半导体衬底SB上。例如，MISFET 2Q具有与第一实施例的MISFET 1Q相同的结构，并且通过与MISFET 1Q相同的制造方法来形成。

将要成为MISFET 2Q的漏极区域的扩散区域D2经由插塞PG连接到金属膜MF2。在金属膜MF2上形成铁电层FEL，并且在铁电层FEL上形成金属膜MF1。

通过从将要成为MISFET 2Q的漏极区域的扩散区域D2提供的电压来执行铁电层FEL的极化反转。即，MISFET 2Q构成铁电存储器单元MC的选择晶体管。

由于像这样的铁电存储器单元MC的铁电层FEL不必形成在半导体衬底SB上，而是形成在布线层中，所以可以减小半导体衬底SB的装置面积。因此，根据第四实施例的铁电存储器单元MC在半导体芯片CHP的小型化上是有利的。

(第五实施例)

在下文中，将参考图22和图23描述根据第五实施例的半导体装置。在下面的描述中，将主要描述与第一实施例的不同之处。图22是根据第五实施例的铁电存储器单元MC的透视图，并且图23是沿图22中的A-A线的截面图，并且是制造过程中的截面图。

尽管在第一实施例中作为一个示例已经描述了具有作为在半导体衬底SB上的平面晶体管的MFIS结构的铁电存储器单元MC，但是在第五实施例中将作为一个示例描述具有MFIS结构的铁电存储器单元MC应用于鳍式晶体管的情况。

图22仅示出了其中形成铁电存储器单元MC的区域MR，并且作为一个示例示出了其中在鳍FA上形成两个铁电存储器单元MC的情况。

在平面图中，在半导体衬底SB上形成在X方向上延伸的鳍FA。尽管未示出，但是形成多个这种鳍FA，并且多个鳍FA在Y方向上以相等的间隔布置。X方向和Y方向是沿着半导体衬底SB的主表面的方向，并且X方向与Y方向正交。鳍FA在X方向上的长度大于鳍FA在Y方向上的长度。即，X方向是鳍FA的长侧方向，Y方向是鳍FA的短侧方向。鳍FA是半导体衬底SB的一部分，并且是从半导体衬底SB的上表面选择性地突出的长方体突出部分(凸起部分)。

元件隔离部分STI被形成在多个鳍FA之间的半导体衬底SB中。元件隔离部分STI的上表面的位置低于鳍FA的上表面的位置。换句话说，鳍FA的一部分突出超过元件隔离部分STI，并且鳍FA的另一部分被定位使得在Y方向上夹在元件隔离部分STI之间。以这种方式，每个鳍FA的上部被元件隔离部分STI绝缘和分离。

突出超过元件隔离部分STI的鳍FA的部分主要是用于形成铁电存储器单元MC的有源区域。即，在半导体衬底SB中，由元件隔离部分STI分隔的区域是有源区域。

绝缘膜IF1被形成在鳍FA的上表面和侧表面上，铁电层FEL被形成在绝缘膜IF1和元件分离部分STI上，并且金属膜MF1被形成在铁电层FEL上。栅极电极G1经由金属膜MF1、铁电层FEL和绝缘膜IF1形成在鳍FA的上表面和侧表面上，并且在Y方向上延伸。

p型阱PW1被形成在整个鳍FA和半导体衬底SB的一部分中。在鳍FA中，n型扩散区域D1被形成为铁电存储器单元MC的漏极区域和源极区域。夹在两个扩散区域D1之间并且被栅极电极G1覆盖的鳍FA构成铁电存储器单元MC的沟道区域。另外，通过与第一实施例的扩散区域D1基本相同的方法形成这些扩散区域D1。这里，图示了其中在X方向上彼此相邻的两个铁电存储器单元MC共享扩散区域D1的情况。

如上所述，在第五实施例中，通过使用鳍FA的上表面和侧表面形成铁电存储器单元MC。因此，与根据第一实施例的平面晶体管的铁电存储器单元MC相比，可以在膜厚度方向上增加执行铁电层FEL的极化反转的面积。因此，当第五实施例的存储器容量与第一实施例的存储器容量大致相同时，可以减小半导体衬底SB中的铁电存储器单元MC的占用面积。即，可以使半导体装置小型化。

图23示出了根据第五实施例的多个晶粒GR的制造过程，其是与第一实施例中的图9相对应的制造过程。

图23中的箭头表示通过离子注入法形成多个晶粒GR的状态。由于在第五实施例中应用了鳍FA，因此难以通过溅射法在形成在鳍FA的侧表面上的非晶膜AM1上形成多个晶粒GR。

因此，在第五实施例中，通过倾斜离子注入法将多个晶粒GR从沿着图22中的Y方向(铁电存储器单元MC的栅极宽度方向)的方向引入到非晶膜AM1。例如，该离子注入以从相对于半导体衬底SB的上表面的垂直线倾斜角度θ的角度来执行。角度θ例如在15度或更多且45度或更少的范围内。以这种方式，可以在形成在鳍FA的上表面和侧表面上的非晶膜AM1上形成多个晶粒GR。注意，构成多个晶粒GR的第二元素、多个晶粒GR的浓度等与第一实施例中的那些相同。

由于随后的制造过程与第一实施例中的制造过程基本相同，因此将省略其描述。

另外，还可以将在第二实施例和第三实施例中公开的技术应用于在第五实施例中公开的技术。

在上文中，基于实施例具体描述了由本申请的发明人做出的发明。然而，很显然本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改。