阅读说明：本技术 包括逻辑电路的片上系统 (System on chip comprising logic circuitry ) 是由 金珉修 于 2015-12-07 设计创作，主要内容包括：提供一种包括逻辑电路的片上系统。逻辑电路包括：第一组扫描触发器,均被配置为使用无源保持器和有源保持器存储数据；第二组扫描触发器,均被配置为使用有源保持器存储数据；片上时钟控制器,被配置为接收用于驱动逻辑电路的参考时钟,以基于参考时钟的高态间隔产生内部时钟,并且调节内部时钟的占空比以提供调节的内部时钟,片上系统控制器将调节的内部时钟的高态间隔设置为与参考时钟的高态间隔基本相等的水平；以及时钟分布路径,包括：至少一个第一时钟门,被配置为基于调节的内部时钟产生第一时钟并将第一时钟提供给第一组扫描触发器,以及至少一个第二时钟门,被配置为基于调节的内部时钟产生第二时钟并将第二时钟提供给第二组扫描触发器。(A system on a chip including a logic circuit is provided. The logic circuit includes: a first set of scan flip-flops each configured to store data using a passive holder and an active holder; a second set of scan flip-flops each configured to store data using an active keeper; an on-chip clock controller configured to receive a reference clock for driving the logic circuit, to generate an internal clock based on a high interval of the reference clock, and to adjust a duty ratio of the internal clock to provide an adjusted internal clock, the on-chip system controller setting the high interval of the adjusted internal clock to a level substantially equal to the high interval of the reference clock; and a clock distribution path comprising: at least one first clock gate configured to generate a first clock based on the adjusted internal clock and provide the first clock to the first set of scan flip-flops, and at least one second clock gate configured to generate a second clock based on the adjusted internal clock and provide the second clock to the second set of scan flip-flops.)

包括逻辑电路的片上系统

本申请是于2015年12月7日提交的申请号为201510888738.0、发明名称为“包括片上时钟控制器的片上系统和具有其的移动装置”的发明专利申请的分案申请。

技术领域

本发明构思的实施例涉及片上系统(SoC)，更具体地讲，涉及包括用于控制内部时钟的工作周期以使用无源保持器(passive keeper)驱动扫描触发器的片上时钟控制器的SoC和具有SoC的移动装置。

背景技术

随着移动装置市场中的竞争日益增加，对移动装置具有低价格、低功耗和高性能的要求迅猛增加。为了满足这些要求，需要减少或消除片上系统(SoC)的设计开销。

典型设计开销的示例是测试成本。然而，当不测试SoC时，为了进行批量生产的可靠性验证，会需要更多成本。因此，应该在设计SoC时考虑测试。

发明内容

本发明构思的实施例提供具有低功耗和高性能的片上系统(SoC)。本发明构思的其它实施例提供具有SoC的移动装置。

本发明构思的技术目的不限于以上公开；基于下面的描述，对于本领域的普通技术人员而言，其它目的会变得清楚。

根据本发明构思的一方面，一种SoC包括逻辑电路，逻辑电路包括扫描触发器和片上时钟控制器。扫描触发器被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到扫描触发器。

片上时钟控制器可控制内部时钟的高态间隔，使其等于参考时钟的高态间隔。

逻辑电路还可包括至少一个知识产权(IP)模块，在执行扫描测试以检测所述至少一个IP模块中的故障时，扫描触发器可形成扫描链并且通过扫描链接收扫描数据。扫描触发器可执行正常操作达一个时钟，以检测所述至少一个IP模块中的故障。扫描触发器可执行正常操作达两个时钟，以检查所述至少一个IP模块的正常操作速度。

扫描触发器可包括：多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一；第一锁存器，被配置为使用无源保持器存储扫描数据和正常数据之一；第二锁存器，被配置为使用有源保持器存储从第一锁存器发送的数据。

有源保持器可包括背对背反相器。第一锁存器可包括：第一元件，被配置为与内部时钟同步地传递数据；第二元件，被配置为使用无源保持器存储从第一元件发送的数据。内部时钟可具有归零(return-to-zero)形式。

扫描触发器可包括：多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一；第一锁存器，被配置为使用有源保持器存储扫描数据和正常数据之一；第二锁存器，被配置为使用无源保持器存储从第一锁存器发送的数据。内部时钟可具有归零形式。

逻辑电路还可包括被配置为使用无源保持器存储数据的触发器。

根据本发明构思的另一个方面，一种SoC包括逻辑电路，逻辑电路包括触发器和片上时钟控制器。触发器被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到触发器。

片上时钟控制器可控制内部时钟的高态间隔，使其等于参考时钟的高态间隔。

触发器可包括：第一锁存器，被配置为使用无源保持器存储数据；第二锁存器，被配置为使用有源保持器存储从第一锁存器发送的数据。

第一锁存器可包括：第一元件，被配置为与内部时钟同步地传递数据；第二元件，被配置为使用无源保持器存储从第一元件发送的数据。内部时钟可具有归零形式。有源保持器可包括背对背反相器。

触发器可包括：第一锁存器，被配置为使用有源保持器存储数据；第二锁存器，被配置为使用无源保持器存储从第一锁存器发送的数据。内部时钟可具有归高(return-to-high)形式。

逻辑电路还可包括被配置为使用无源保持器存储数据的扫描触发器。

根据本发明构思的另一个方面，一种SoC包括逻辑电路，逻辑电路包括时钟门和片上时钟控制器。时钟门被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到时钟门。

片上时钟控制器可控制内部时钟的高态间隔，使其等于参考时钟的高态间隔。

时钟门可包括：锁存器，被配置为使用无源保持器存储时钟使能信号和扫描使能信号之一；与门，被配置为针对存储的信号和内部时钟执行与操作。锁存器可包括：第一元件，被配置为与内部时钟同步地传递数据；第二元件，被配置为使用无源保持器存储从第一元件发送的数据。

逻辑电路还可包括被配置为使用无源保持器存储数据的触发器和被配置为使用无源保持器存储数据的扫描触发器。

根据本发明构思的另一个方面，一种移动装置包括具有至少一个逻辑电路的应用处理器，逻辑电路包括扫描触发器和片上时钟控制器。扫描触发器被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到扫描触发器。

片上时钟控制器可控制内部时钟的高态间隔，使其等于参考时钟的高态间隔。

逻辑电路还可包括至少一个知识产权(IP)模块，在执行扫描测试以检测IP模块中的故障时，扫描触发器可形成扫描链并且通过扫描链接收扫描数据。扫描触发器可执行正常操作达一个时钟，以检测IP模块中的故障。扫描触发器可执行正常操作达两个时钟，以检查IP模块的正常操作速度。

扫描触发器可包括：多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一；第一锁存器，被配置为使用无源保持器存储扫描数据和正常数据之一；第二锁存器，被配置为使用有源保持器存储从第一锁存器发送的数据。

有源保持器可包括背对背反相器。第一锁存器可包括：第一元件，被配置为与内部时钟同步地传递数据；第二元件，被配置为使用无源保持器存储从第一元件发送的数据。内部时钟可具有归零形式。

扫描触发器可包括：多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一；第一锁存器，被配置为使用有源保持器存储扫描数据和正常数据之一；第二锁存器，被配置为使用无源保持器存储从第一锁存器发送的数据。内部时钟可具有归高形式。

根据本发明构思的另一个方面，一种同步系统包括具有至少一个逻辑电路、正常触发器、扫描触发器和时钟门的组合电路。正常触发器被配置为响应于时钟使能信号E存储数据输入信号，并且将存储的数据输入信号发送到组合电路。扫描触发器被配置为响应于扫描使能信号SE存储数据输入信号或扫描输入信号，并且将存储的数据输入信号或存储的扫描输入信号发送到组合电路。扫描触发器包括：多路复用器，被配置为响应于扫描使能信号SE选择数据输入信号和扫描输入信号之一；主锁存器，被配置为在使能时钟ECK的控制下，接收并且存储从扫描多路复用器输出的扫描输入信号和数据输入信号之一；从锁存器，被配置为响应于使能时钟ECK，接收并且存储从主锁存器输出的存储的扫描输入信号SI和数据输入信号D之一。时钟门被配置为与时钟信号CK同步地产生使能时钟ECK，以当启用时钟使能信号E时将使能时钟ECK供应到正常触发器并且当启用扫描使能信号SE时将使能时钟ECK供应到扫描触发器。

时钟门可包括脉冲锁存器和与门，其中，脉冲锁存器可使用有源保持器存储数据。

扫描触发器可被配置为使用无源保持器存储数据输入信号或扫描输入信号数据。

当启用扫描使能信号SE时，主锁存器在时钟信号CK处于低态时将接收到的数据发送到从锁存器，从锁存器可在时钟信号CK处于高态时输出存储的数据。

附图说明

通过下面结合附图进行的描述，将更清楚地理解本发明构思的示例性实施例，其中，在不同视图中，类似的参考符号始终表示相同的部件。附图不一定成比例，而是重点放在图示本发明构思的原理。在附图中：

图1是示出根据本发明构思的实施例的同步系统的框图；

图2A是详细示出根据现有技术的扫描触发器的电路图；

图2B是详细示出根据现有技术的时钟门电路的电路图；

图3A是示出根据本发明构思的实施例的扫描触发器的电路图；

图3B是示出根据本发明构思的另一实施例的扫描触发器的电路图；

图3C是示出根据本发明构思的另一实施例的扫描触发器的电路图；

图3D是示出根据本发明构思的另一实施例的扫描触发器的电路图；

图4A是示出根据本发明构思的实施例的时钟门的电路图；

图4B是示出根据本发明构思的另一实施例的时钟门的电路图；

图4C是示出根据本发明构思的另一实施例的时钟门的电路图；

图5是示出根据本发明构思的实施例的逻辑电路的框图；

图6是示出根据本发明构思的另一实施例的逻辑电路的框图；

图7A是用于描述检测当存在慢时钟时逻辑电路的故障的扫描测试的操作的时序图；

图7B是用于描述验证当存在慢时钟时逻辑电路的正常操作的扫描测试的操作的时序图；

图7C是用于描述当存在慢时钟时图6中示出的逻辑电路的正常操作的时序图；

图8A是用于描述检测当不存在慢时钟时逻辑电路的故障的扫描测试的操作的时序图；

图8B是用于描述验证当不存在慢时钟时逻辑电路的正常操作的扫描测试的操作的时序图；

图8C是用于描述当不存在慢时钟时图6中示出的逻辑电路的正常操作的时序图；

图9是示出根据本发明构思的另一实施例的扫描触发器的电路图；

图10是示出根据本发明构思的实施例的片上系统(SoC)的框图；

图11是示出根据本发明构思的另一实施例的SoC的框图；

图12是示出根据本发明构思的另一实施例的SoC的框图；

图13是示出根据本发明构思的实施例的包括图5中示出的逻辑电路的计算机系统的框图；

图14是示出根据本发明构思的另一实施例的包括图5中示出的逻辑电路的计算机系统的框图；

图15是示出根据本发明构思的另一实施例的包括图5中示出的逻辑电路的计算机系统的框图；

图16示出包括图5中示出的逻辑电路的数码相机装置；

图17A至图17C示出包括图5中示出的逻辑电路的可穿戴装置。

具体实施方式

本文中公开的具体结构和功能细节只是代表性地用于描述本发明构思的示例性实施例的目的。也就是说，将参照下面的描述和附图详细描述实施例。然而，本发明构思可以以各种不同的形式被实施，不应该被理解为只限于示出的实施例。相反，作为示例提供这些实施例，使得本公开将是彻底和完全的，并且将把本发明构思的构思充分传达给本领域的普通技术人员。没有针对一些实施例描述已知的处理、元件和技术。

虽然本发明构思可允许有各种修改形式和替代形式，但其具体实施例以示例的方式在附图中示出并且将在本文中进行详细描述。然而，应该理解，不意图将实施例限于公开的特定形式，但相反地，本发明构思将涵盖落入本发明构思的精神和范围内的所有修改形式、等同形式和替代形式。

将理解，尽管在本文中针对本发明的元件使用术语“第一”、“第二”、“A”、“B”等，但这些元件不应该被理解为受这些术语限制。例如，在不脱离本教导的范围的情况下，第一元件可被称为第二元件，第二元件可被称为第一元件。这里，术语“和/或”包括一个或多个指示物的任意和全部组合。术语“示例性”旨在表示示例或示图。

将理解，当元件被称为“连接”或“结合”到另一个元件时，它可直接连接或结合到另一元件或者可能存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。应该以类似方式解释用于描述元件之间的关系的其它词语(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”等)。

这里用于描述本发明的实施例的术语不意在限制本发明的范围。冠词“一”、“一个”和“该”表示单数，具有单个指示物，然而本文中使用单数形式不应该排除存在不止一个指示物。换言之，除非上下文另外清楚指明，否则引用的单数的本发明的元件可总计一个或多个。还将理解，当在这里使用术语“包括”、“包含”和/或其变形时，说明存在所述特征、项、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、项、步骤、操作、元件、组件和/或其组。

除非另有定义，否则这里使用的所有术语(包括技术术语和科技术语)将被理解为在本发明所属领域中是惯例。将进一步理解，除非这里明确定义，否则一般使用的术语也应该被解释为在相关领域中是惯例，并且不应该理想地或者过于正式地解释。

同时，当可以用任何其它方式实现任何实施例时，可与流程图中指明的流程不同地执行特定块中指明的功能或操作。例如，连续的两个块可实际上同时执行功能或操作，这两个块可根据相关操作或功能相反地执行功能或操作。

以下，将参照附图描述本发明构思的实施例。

图1是示出根据本发明构思的实施例的同步系统的框图。

参照图1，同步系统10包括组合电路和存储元件。在实施例中，存储元件可包括锁存器或触发器。

在描绘的实施例中，同步系统10包括组合电路11、多个正常触发器12、多个扫描触发器13和时钟门14。

组合电路11可包括与(AND)门、与非(NAND)门、或(OR)门、或非(NOR)门、异或(XOR)门、异或非(XNOR)门、缓冲器和反相器。更具体地讲，组合电路11可包括与门、与非门、或门、或非门、异或门、异或非门、缓冲器和反相器的组合，而不包括诸如触发器的锁存器电路或寄存器。

正常触发器12中的每个可包括串联连接的两个锁存器。例如，正常触发器12中的每个可包括主锁存器和从锁存器。正常触发器12中的每个可将数据输入信号D发送到组合电路11。

扫描触发器13中的每个可包括与输入连接的多路复用器(MUX)和串联连接的两个锁存器。例如，扫描触发器13中的每个可包括其中MUX、主锁存器和从锁存器串联连接的结构。这里，主锁存器是第一锁存器，从锁存器是第二锁存器。

响应于扫描使能信号SE，MUX可接收扫描输入信号SI或数据输入信号D。扫描触发器13中的每个可将接收到的数据发送到组合电路11。以下，参照图3A至图3D详细描述扫描触发器的示例。

组合电路11接收主输入数据PI以及从正常触发器12和扫描触发器13中的每个发送的数据。组合电路11输出主输出数据PO。组合电路11还将组合电路11的输出发送到正常触发器12和扫描触发器13中的至少一个。

响应于时钟使能信号E和扫描使能信号SE，时钟门14产生使能时钟ECK。时钟门14将使能时钟ECK发送到正常触发器12或扫描触发器13。以下，参照图4A至图4C详细描述时钟门14的示例。

可使用扫描测试操作测试同步系统10。在扫描测试操作期间，扫描触发器13可被转变成扫描链。例如，扫描触发器13可使用各自的多路复用器MUX形成扫描链。

在扫描测试操作期间，扫描触发器可通过多路复用器MUX接收扫描数据SI。也就是说，例如，可使用串行移位方法将扫描数据SI发送到扫描触发器13中的每个。

在扫描测试操作期间，同步系统10可执行正常操作达一个时钟或两个时钟。此外，可使用扫描链输出正常操作的执行结果。例如，为了检测同步系统10的故障，同步系统10可在扫描测试操作中执行正常操作达一个时钟。此外，为了验证同步系统10的正常操作速度，同步系统10可在扫描测试操作中执行正常操作达两个时钟。

在一个实施例中，同步系统10可包括至少一个知识产权(IP)模块。此外，可使用片上系统(SoC)实现至少一个IP模块。在执行扫描测试以检测至少一个IP模块中的故障时，扫描触发器13形成扫描链并且通过扫描链接收扫描数据。

图2A是详细示出根据现有技术的扫描触发器的电路图。

参照图2A，扫描触发器20包括扫描多路复用器21、主锁存器22和从锁存器23。例如，扫描触发器20包括其中扫描多路复用器21、主锁存器22和从锁存器23连续连接的结构。主锁存器22可被称为第一锁存器，从锁存器23可被称为第二锁存器。

响应于扫描使能信号SE，扫描多路复用器21可输出扫描输入信号SI和数据输入信号D中的一个。例如，扫描多路复用器21可包括通用多路复用器。

主锁存器22和从锁存器23中的每个可使用有源保持器存储数据。有源保持器当被供电时存储数据。在实施例中，有源保持器可包括背对背反相器。例如，主锁存器22和从锁存器23中的每个可使用有源保持器存储数据，从而当被供电时存储数据。

相比之下，无源保持器可使用寄生电容器或无源电容器存储数据。也就是说，无源保持器存储数据，而不管电源如何。然而，在无源保持器中，用于存储数据的时间非常短。在各种实施例中，主锁存器22和从锁存器23中的一个或两个可使用无源保持器存储数据。在这种情况下，使用无源保持器存储数据的主锁存器22(即，第一锁存器)或从锁存器23(即，第二锁存器)将数据存储非常短的时间，而不管电源如何。

与时钟信号CK同步地，主锁存器22从扫描多路复用器21接收扫描输入信号SI和数据输入信号D之一。例如，当时钟信号CK处于高态时，主锁存器22从扫描多路复用器21接收扫描输入信号SI和数据输入信号D之一并且存储接收到的数据。当时钟信号CK处于低态时，主锁存器22将接收到的数据发送到从锁存器23。从锁存器23存储接收到的数据。当时钟信号CK处于高态时，从锁存器23输出存储的数据。也就是说，扫描触发器的输出Q是从锁存器23的输出。

图2B是详细示出根据现有技术的时钟门的示例的电路图。

参照图1和图2B，时钟门30将时钟信号供应到正常触发器12和扫描触发器13。

时钟门30包括脉冲锁存器31和与门32。脉冲锁存器31可使用有源保持器存储数据。例如，脉冲锁存器31可包括传输门、三态缓冲器和两个反相器。

当启用时钟使能信号E和扫描使能信号SE中的至少一个时，时钟门30与时钟信号CK同步地输出使能时钟ECK。

通常，时钟门30使用有源保持器存储数据。例如，有源保持器可包括背对背反相器。时钟门30可使用有源保持器，存储时钟使能信号E和扫描使能信号SE中的至少一个启用的信号。

图3A是示出根据本发明构思的实施例的扫描触发器的电路图。

参照图3A，扫描触发器110包括扫描多路复用器111、主锁存器112和从锁存器113。

扫描多路复用器111可包括与以上参照图2A讨论的扫描多路复用器21相同的结构。例如，扫描多路复用器111可包括两个三态缓冲器和反相器。

响应于扫描使能信号SE，扫描多路复用器111可输出扫描输入信号SI和数据输入信号D中的任一个。例如，扫描多路复用器111可包括通用多路复用器。

主锁存器112可使用无源保持器存储数据。在描绘的示例中，主锁存器112包括三态缓冲器和反相器。在一个实施例中，无源保持器可包括寄生电容器。此外，在三态缓冲器和反相器之间的节点处会存在寄生电容器。主锁存器112可使用寄生电容器将数据存储非常短的时间。

从锁存器113可使用有源保持器存储数据。在描绘的示例中，从锁存器113包括传输门、三态缓冲器和两个反相器。可使用背对背反相器实现从锁存器113中的三态缓冲器和反相器。

与时钟信号CK同步地，主锁存器112从扫描多路复用器111接收扫描输入信号SI和数据输入信号D之一。例如，当时钟信号CK处于高态时，主锁存器112从扫描多路复用器111接收扫描输入信号SI和数据输入信号D之一并且存储接收到的数据。当时钟信号CK处于低态时，主锁存器112将接收到的数据发送到从锁存器113。从锁存器113存储接收到的数据。当时钟信号CK处于高态时，从锁存器113输出存储的数据。也就是说，扫描触发器110的输出Q是从锁存器113的输出。

因为主锁存器112使用无源保持器，所以可只使用高频时钟来操作扫描触发器110。然而，可只使用低频时钟来操作扫描测试操作。因此，为了根据本发明构思的实施例操作扫描触发器110，扫描触发器110接收时钟的工作周期被调节的时钟。以下，参照图7A至图8C描述用于调节时钟的工作周期的时序的示例。

图3B是示出根据本发明构思的另一实施例的扫描触发器的电路图。

参照图3B，扫描触发器120包括扫描多路复用器121、主锁存器122和从锁存器123。

扫描多路复用器121可包括与图2A中示出的扫描多路复用器21相同的结构。在描绘的示例中，扫描多路复用器121包括两个三态缓冲器和反相器。

响应于扫描使能信号SE，扫描多路复用器121可输出扫描输入信号SI和数据输入信号D之一。在描绘的示例中，扫描多路复用器121包括通用多路复用器。

主锁存器122可使用无源保持器存储数据。在描绘的示例中，主锁存器122包括传输门和反相器。在一个实施例中，无源保持器可包括寄生电容器。此外，在传输门和反相器之间的节点处会存在寄生电容器。主锁存器122可使用寄生电容器将数据存储非常短的时间。

从锁存器123可使用有源保持器存储数据。在描绘的示例中，从锁存器123包括传输门、三态缓冲器和两个反相器。可使用背对背反相器实现从锁存器123中的三态缓冲器和反相器。

与时钟信号CK同步地，主锁存器122从扫描多路复用器121接收扫描输入信号SI和数据输入信号D之一。

例如，当时钟信号CK处于高态时，主锁存器122从扫描多路复用器121接收扫描输入信号SI和数据输入信号D之一并且存储接收到的数据。当时钟信号CK处于低态时，主锁存器122将接收到的数据发送到从锁存器123。从锁存器123存储接收到的数据。当时钟信号CK处于高态时，从锁存器123输出存储的数据。也就是说，扫描触发器120的输出Q是从锁存器123的输出。

图3C是示出根据本发明构思的另一实施例的扫描触发器的电路图。

参照图3C，扫描触发器130包括扫描多路复用器131、主锁存器132和从锁存器133。

扫描多路复用器131可包括与图2A中示出的扫描多路复用器21相同的结构。例如，扫描多路复用器131可包括两个三态缓冲器和反相器。

响应于扫描使能信号SE，扫描多路复用器131可输出扫描输入信号SI和数据输入信号D之一。例如，扫描多路复用器131可包括通用多路复用器。

主锁存器132可使用无源保持器存储数据。在描绘的示例中，主锁存器132包括三态缓冲器和反相器。在一个实施例中，无源保持器可包括寄生电容器。此外，在三态缓冲器和反相器之间的节点处会存在寄生电容器。主锁存器132可使用寄生电容器将数据存储非常短的时间。

从锁存器133可使用有源保持器存储数据。在描绘的示例中，从锁存器133包括传输门、三态缓冲器和两个反相器。可使用背对背反相器实现从锁存器133中的三态缓冲器和反相器。从锁存器133中的两个反相器之一的位置不同于图3A和图3B中示出的对应反相器的位置。

与时钟信号CK同步地，主锁存器132从扫描多路复用器131接收扫描输入信号SI和数据输入信号D之一。

例如，当时钟信号CK处于低态时，主锁存器132从扫描多路复用器131接收扫描输入信号SI和数据输入信号D之一并且存储接收到的数据。当时钟信号CK处于高态时，主锁存器132将接收到的数据发送到从锁存器133。从锁存器133存储接收到的数据。当时钟信号CK处于高态时，从锁存器133输出存储的数据。也就是说，扫描触发器130的输出Q是从锁存器133的输出。

图3D是示出根据本发明构思的另一实施例的扫描触发器的电路图。

参照图3D，扫描触发器140包括含有多路复用器的主锁存器141和从锁存器142。

主锁存器141可使用无源保持器存储数据。在描绘的示例中，主锁存器141包括五个PMOS晶体管、十个NMOS晶体管和或非门。

从锁存器142可使用有源保持器存储数据。在描绘的示例中，从锁存器142包括三个PMOS晶体管、三个NMOS晶体管和反相器。

响应于扫描使能信号，与时钟信号CK同步地，主锁存器141接收扫描输入信号SI和数据输入信号D之一。

例如，当时钟信号CK处于高态时，主锁存器141接收扫描输入信号SI和数据输入信号D之一并且存储接收到的数据。当时钟信号CK处于低态时，主锁存器141将接收到的数据发送到从锁存器142。从锁存器142存储接收到的数据。当时钟信号CK处于高态时，从锁存器142输出存储的数据。也就是说，扫描触发器140的输出QN是从锁存器142的反相输出。

显而易见，扫描触发器140在理论上可与该电路之外的第一PMOS晶体管141a和第二PMOS晶体管141b一起操作。然而，第一PMOS晶体管141a和第二PMOS晶体管141b可被包括在扫描触发器140中(如图3D中所示)，使得扫描触发器140可稳定地操作。

图4A是示出根据本发明构思的实施例的时钟门的电路图。

参照图1和图4A，时钟门210包括脉冲锁存器211和与门212。

例如，脉冲锁存器211可包括与图3A至图3C中示出的主锁存器112、122和132相同的结构。脉冲锁存器211可使用无源保持器存储数据。例如，图4A中示出的脉冲锁存器211包括传输门和两个反相器。

与时钟信号CK同步地，脉冲锁存器211可存储时钟使能信号E和扫描使能信号SE中的任一个。脉冲锁存器211可将时钟使能信号E和扫描使能信号SE中的任一个发送到与门212。

与门212针对时钟信号CK和存储在脉冲锁存器211中的数据执行与操作。与门212输出操作结果作为使能时钟ECK。在一个实施例中，可用与非门和反相器实现与门212。

因为脉冲锁存器211使用无源保持器，所以时钟门210可只在高频时钟下操作。然而，可只在低频时钟下操作扫描操作。因此，为了根据本发明构思的实施例操作时钟门210，时钟门210可接收时钟的工作周期被调节的时钟。

图4B是示出根据本发明构思的另一实施例的时钟门的电路图。

参照图1和图4B，根据本发明构思的另一实施例的时钟门220包括脉冲锁存器221和与门222。

脉冲锁存器221可包括与图3A至图3C中示出的主锁存器112、122和132相同的结构。脉冲锁存器221可使用无源保持器存储数据。例如，图4B中示出的脉冲锁存器221包括三态缓冲器。

与时钟信号CK同步地，脉冲锁存器221可存储时钟使能信号E和扫描使能信号SE中的任一个。脉冲锁存器221可将时钟使能信号E和扫描使能信号SE中的任一个发送到与门222。

与门222可针对时钟信号CK和存储在脉冲锁存器221中的数据执行与操作。与门222可输出操作结果作为使能时钟ECK。在一个实施例中，可用与非门和反相器实现与门222。

即使不包括PMOS晶体管221a，时钟门220理论上也可操作。然而，脉冲锁存器211可包括PMOS晶体管221a，使得时钟门220稳定地操作。

图4C是示出根据本发明构思的另一实施例的时钟门的电路图。

参照图1和图4C，时钟门230包括使用无源保持器存储数据的脉冲锁存器。例如，时钟门230可包括四个PMOS晶体管、七个NMOS晶体管、与或门和反相器。

与时钟信号CK同步地，时钟门230可存储时钟使能信号E和扫描使能信号SE中的任一个。与使能信号ECK同步地，时钟门230可输出时钟使能信号E和扫描使能信号SE中的任一个。

即使不包括第一PMOS晶体管231和第二PMOS晶体管232，时钟门230理论上也可操作。然而，时钟门230可包括第一PMOS晶体管231和第二PMOS晶体管232，使得时钟门220稳定地操作。

图5是示出根据本发明构思的实施例的逻辑电路的框图。

参照图5，逻辑电路100包括第一触发器组101、第二触发器组102、第三触发器组103和第四触发器组104、片上时钟控制器(OCC)105和时钟分配路径106。

例如，第一触发器组101可包括使用无源保持器和有源保持器的扫描触发器。例如，第一触发器组101可包括图3A至图3D中示出的扫描触发器110至140。

第二触发器组102可包括只使用有源保持器的扫描触发器。例如，第二触发器组102可包括图2A中示出的扫描触发器20。

类似地，第三触发器组103可包括使用无源保持器和有源保持器的触发器，第四触发器组104可包括只使用有源保持器的触发器。

OCC 105通过时钟分配路径106将时钟供应到第一触发器组101、第二触发器组102、第三触发器组103和第四触发器组104中的每个。以下，将参照图6详细描述OCC 105和时钟分配路径106。

在一个实施例中，逻辑电路100可包括知识产权(IP)模块。此外，可用片上系统(SoC)实现逻辑电路100。

图6是示出根据本发明构思的实施例的图5中示出的时钟分配路径的框图。

参照图5和图6，逻辑电路100包括多个触发器100a、OCC 105和时钟分配路径106。

时钟分配路径106可包括诸如第一时钟门106a和第二时钟门106b的多个时钟门。例如，第一时钟门106a可使用无源保持器存储数据，第二时钟门106b可使用有源保持器存储数据。

例如，触发器100a可包括图5中示出的第一触发器组101至第四触发器中104。

OCC 105可接收第一时钟信号FCK、第二时钟信号SCK、扫描时钟信号SC_CK和扫描使能信号SE。

第一时钟信号FCK是参考时钟。第一时钟信号FCK可具有用于驱动触发器100a的最小频率。第二时钟信号SCK是逻辑电路100的操作时钟。第一时钟信号SCK的频率可以是第二时钟信号FCK的频率的整数倍。扫描时钟信号SC_CK是当逻辑电路100执行扫描操作时的操作时钟。扫描使能信号SE是用于启用扫描操作的信号。

OCC 105使用第一时钟信号FCK和第二时钟信号SCK产生内部时钟信号ICK。例如，OCC 105可控制内部时钟信号ICK的高态间隔，使其等于第一时钟信号FCK的高态间隔。OCC105将内部时钟ICK供应到第一时钟门106a和第二时钟门106b中的每个。另外，OCC 105可将内部时钟信号ICK直接供应到触发器100a。

当启用时钟使能信号E和扫描使能信号SE中的任一个时，第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK提供到触发器100a。例如，第一时钟门106a可将内部时钟信号ICK提供到第一触发器组101和第三触发器组103，第二时钟门106a可将内部时钟信号ICK提供到第二触发器组102和第四触发器组104。

图7A是用于描述根据本发明构思的实施例的检测当存在慢时钟时图6中示出的逻辑电路的故障的扫描测试的操作的时序图。

参照图5、图6和图7A，第一时钟信号FCK可具有用于操作第一时钟门106a、第一触发器组101和第三触发器组103中的每个的最小频率。第二时钟信号SCK可具有用于操作逻辑电路100的最小频率。

第一时钟信号FCK可具有比第二时钟信号SCK高的频率。在一个实施例中，第一时钟信号SCK的频率可以是第二时钟信号FCK的频率的整数倍。扫描时钟信号SC_CK可具有比第二时钟信号SCK的频率低的频率。

当启用扫描使能信号SE(即，扫描使能信号SE转变成低态)时，逻辑电路100执行扫描操作。

OCC 105产生供应到使用无源保持器的扫描触发器的内部时钟信号ICK。OCC 105将内部时钟信号ICK供应到第一时钟门106a和第二时钟门106b。第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK供应到触发器100a。

可只在低频时钟下操作扫描操作。因此，OCC 105可调节针对内部时钟信号ICK的高态间隔的工作周期。例如，OCC 105可控制针对内部时钟信号ICK的高态间隔的工作周期，使其等于针对第一时钟信号FCK的高态间隔的工作周期。

当启用扫描使能信号SE时，逻辑电路100执行正常操作达一个时钟以检测逻辑电路100的故障。

图7B是用于描述根据本发明构思的实施例的测量当存在慢时钟时图6中示出的逻辑电路的正常操作速度的扫描测试的操作的时序图。

参照图6和图7B，OCC 105产生供应到使用无源保持器的扫描触发器的内部时钟信号ICK。OCC 105将内部时钟信号ICK供应到第一时钟门106a和第二时钟门106b。第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK供应到触发器100a。

可只在低频时钟下操作扫描操作。因此，OCC 105可调节针对内部时钟信号ICK的高态间隔的工作周期。例如，OCC 105可控制针对内部时钟信号ICK的高态间隔的工作周期，使其等于针对第一时钟信号FCK的高态间隔的工作周期。

当启用扫描使能信号SE时，逻辑电路100执行正常操作达两个时钟以测量逻辑电路100的正常操作速度。

图7C是用于描述根据本发明构思的实施例的当存在慢时钟时图6中示出的逻辑电路的正常操作的时序图。

参照图6和图7C，OCC 105产生供应到使用无源保持器的扫描触发器的内部时钟信号ICK。OCC 105将内部时钟信号ICK供应到第一时钟门106a和第二时钟门106b。第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK供应到触发器100a。

OCC 105可控制针对内部时钟信号ICK的高态间隔的工作周期，使其等于针对第一时钟信号FCK的高态间隔的工作周期。

当不启用扫描使能信号SE时，逻辑电路100可执行正常操作。例如，逻辑电路100可与第一时钟信号FCK或第二时钟信号SCK同步地执行正常操作。

图8A是用于描述根据本发明构思的实施例的检测当不存在慢时钟时图6中示出的逻辑电路的故障的扫描测试的操作的时序图。

参照图5、图6和图8A，OCC 105产生供应到使用无源保持器的扫描触发器的内部时钟信号ICK。OCC 105将内部时钟信号ICK供应到第一时钟门106a和第二时钟门106b。第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK供应到触发器100a。

OCC 105可控制针对内部时钟信号ICK的高态间隔的工作周期，使其等于针对第一时钟信号FCK的高态间隔的工作周期。

当启用扫描使能信号SE时，逻辑电路100执行正常操作达一个时钟以检测逻辑电路100的故障。

图8B是用于描述根据本发明构思的实施例的测量当不存在慢时钟时图6中示出的逻辑电路的正常操作速度的扫描测试的操作的时序图。

参照图6和图8B，OCC 105产生供应到使用无源保持器的扫描触发器的内部时钟信号ICK。OCC 105将内部时钟信号ICK供应到第一时钟门106a和第二时钟门106b。第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK供应到触发器100a。

OCC 105可控制针对内部时钟信号ICK的高态间隔的工作周期，使其等于针对第一时钟信号FCK的高态间隔的工作周期。

当启用扫描使能信号SE时，逻辑电路100执行正常操作达两个时钟以测量逻辑电路100的正常操作速度。

图8C是用于描述根据本发明构思的实施例的当不存在慢时钟时图6中示出的逻辑电路的正常操作的时序图。

参照图6和图8C，OCC 105产生供应到使用无源保持器的扫描触发器的内部时钟信号ICK。OCC 105将内部时钟信号ICK供应到第一时钟门106a和第二时钟门106b。第一时钟门106a和第二时钟门106b中的每个将内部时钟信号ICK供应到触发器100a。

OCC 105可控制针对内部时钟信号ICK的高态间隔的工作周期，使其等于针对第一时钟信号FCK的高态间隔的工作周期。

当不启用扫描使能信号SE时，逻辑电路100执行正常操作。例如，逻辑电路100可与第一时钟信号FCK同步地执行正常操作。

图9是示出根据本发明构思的另一实施例的扫描触发器的电路图。

参照图9，扫描触发器300包括扫描多路复用器310、主锁存器320和从锁存器330。

扫描多路复用器310可包括与图2A中示出的扫描多路复用器21相同的结构。例如，扫描多路复用器310可包括两个三态缓冲器和反相器。

响应于扫描使能信号SE，扫描多路复用器310输出扫描输入信号SI和数据输入信号D中的任一个。例如，扫描多路复用器310可包括通用多路复用器。

主锁存器320可使用有源保持器存储数据。例如，主锁存器320包括两个三态缓冲器和反相器。可用背对背反相器实现主锁存器320中的三态缓冲器和反相器。

从锁存器330可使用无源保持器存储数据。例如，从锁存器330可包括传输门和反相器。在一个实施例中，无源保持器可包括寄生电容器。此外，在传输门和反相器之间的节点处会存在寄生电容器。从锁存器330可使用寄生电容器在非常短的时间期间存储数据。

可与具有归高(return-to-high)形式的时钟同步地操作扫描触发器300。相比之下，可与具有归零(return-to-zero)形式的时钟同步地操作图3A中示出的扫描触发器110。例如，图7A至图8C中示出的内部时钟信号ICK具有归零形式。

图10是示出根据本发明构思的实施例的SoC的框图。

参照图10，SoC 410包括OCC 411和使用无源保持器和有源保持器存储数据的第一扫描触发器412。OCC 411可接收第一时钟信号FCK、第二时钟信号SCK、扫描时钟信号SC_CK和扫描使能信号SE。OCC 411可基于第一时钟信号FCK的高态间隔，产生用于驱动第一扫描触发器412的内部时钟信号ICK。

SoC 410还包括使用无源保持器和有源保持器存储数据的第一触发器413、只使用有源保持器存储数据的第二扫描触发器414和只使用有源保持器存储数据的第二触发器415。第一扫描触发器412、第一触发器413、第二扫描触发器414和第二触发器415中的每个可与内部时钟信号ICK同步地操作。

图11是示出根据本发明构思的另一实施例的SoC的框图。

参照图11，SoC 420包括OCC 421和使用无源保持器和有源保持器存储数据的第一触发器422。OCC 421可接收第一时钟信号FCK、第二时钟信号SCK、扫描时钟信号SC_CK和扫描使能信号SE。OCC 421可基于第一时钟信号FCK的高态间隔，产生用于驱动第一触发器422的内部时钟信号ICK。

SoC 420还包括使用无源保持器和有源保持器存储数据的第一扫描触发器423、只使用有源保持器存储数据的第二扫描触发器424和只使用有源保持器存储数据的第二触发器425。第一扫描触发器422、第一扫描触发器423、第二扫描触发器424和第二触发器425中的每个可与内部时钟信号ICK同步地操作。

图12是示出根据本发明构思的另一实施例的SoC的框图。

参照图12，SoC 430包括OCC 431和使用无源保持器存储数据的第一时钟门432。

OCC 431可接收第一时钟信号FCK、第二时钟信号SCK、扫描时钟信号SC_CK和扫描使能信号SE。OCC 431可基于第一时钟信号FCK的高态间隔，产生用于驱动第一时钟门432的内部时钟信号ICK。

SoC 430还包括使用无源保持器和有源保持器存储数据的第一扫描触发器433、使用无源保持器和有源保持器存储数据的第一触发器434和只使用有源保持器存储数据的第二时钟门435、只使用有源保持器存储数据的第二扫描触发器436和只使用有源保持器存储数据的第二触发器437。

第一时钟门432可使用内部时钟信号ICK产生使能时钟ECK。也就是说，当启用时钟使能信号E和扫描使能信号SE中的任一个时，第一时钟门432可输出内部时钟信号ICK作为使能时钟ECK。第一时钟门432将内部时钟信号ICK供应到第一扫描触发器433和第一触发器434。第一扫描触发器433和第一触发器434中的每个可与第一时钟门432供应的使能时钟ECK同步地操作。

同样地，第二时钟门435可产生使能时钟ECK。第二时钟门435将使能时钟ECK供应到第二扫描触发器436和第二触发器437。第二扫描触发器436和第二触发器437中的每个可与第二时钟门435供应的使能时钟ECK同步地操作。

图13是示出根据本发明构思的实施例的包括图5中示出的逻辑电路的计算机系统510的框图。

参照图13，计算机系统510包括存储器装置511、包括用于控制存储器装置511的存储器控制器的应用处理器(AP)512、无线电收发器513、天线514、显示装置515、触摸面板516和TSC 517。

无线电收发器513可通过天线514发送和接收无线电信号。例如，无线电收发器513可将通过天线514接收的无线电信号转换成可在AP 512中处理的信号。

因此，AP 512可处理从无线电收发器513输出的信号，并且将处理后的信号发送到显示装置515。另外，无线电收发器513可将从AP 512输出的信号转换成无线电信号，并且通过天线514将转换后的无线电信号发送到外部装置。

触摸面板516被配置为从用户接收触摸信号。触摸面板516将触摸信号转变成电容变化量。触摸面板516将关于电容变化量的信息发送到TSC 517。TSC 517将关于电容变化量的信息转变成坐标信息。TSC 517将坐标信息发送到AP 512。在一个实施例中，例如，AP 512可包括图5中示出的逻辑电路100。

图14是示出根据本发明构思的另一实施例的包括图5中示出的逻辑电路的计算机系统520的框图。

参照图14，例如，计算机系统520可以是个人计算机(PC)、网络服务器、平板PC、网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器。

计算机系统520包括存储器装置521、包括用于控制存储器装置521的数据处理操作的存储器控制器的AP 522、显示装置523、触摸面板524和TSC525。

触摸面板524被配置为从用户接收触摸信号。触摸面板524将触摸信号转变成电容变化量。触摸面板524将关于电容变化量的信息发送到TSC 525。TSC 525将关于电容变化量的信息转变成坐标信息。TSC 525将坐标信息发送到AP 522。

AP 522根据通过触摸面板524输入的数据，通过显示装置523显示存储器装置521中存储的数据。在实施例中，例如，AP 522可包括图5中示出的逻辑电路100。

图15是示出根据本发明构思的另一实施例的包括图5中示出的逻辑电路的计算机系统530的框图。

参照图15，例如，计算机系统530可以是诸如数码相机、上面安装数码相机的移动电话、智能电话或平板PC的图像处理装置。

计算机系统530包括存储器装置531、包括用于控制存储器装置531的数据处理操作(例如，写操作或读操作)的存储器控制器的AP 532、图像传感器533、显示装置534、触摸面板535和TSC 536。

图像传感器533将光学图像转换成数字信号，并且将转换后的数字信号发送到AP532。在AP 532的控制下，转换后的数字信号通过显示装置534显示，或者存储在存储器装置531中。另外，在AP 532的控制下，通过显示装置534显示存储在存储器装置531中的数据。

触摸面板535被配置为从用户接收触摸信号。触摸面板535将触摸信号转变成电容变化量。触摸面板535将关于电容变化量的信息发送到TSC 536。TSC 536将关于电容变化量的信息转变成坐标信息。TSC 536将坐标信息发送到AP 532。在一个实施例中，例如，AP 532可包括图5中示出的逻辑电路100。

图16示出根据本发明构思的另一个实施例的包括图5中示出的逻辑电路的数码相机装置600。

参照图16，数码相机装置600用Android^TM操作。在各种实施例中，例如，数码相机装置600可包括Galaxy Camera^TM或Galaxy Camera2^TM。

数码相机装置600可包括：触摸面板610，被配置为从用户接收触摸输入；TSC，用于控制触摸面板610；图像传感器，用于采集图像或移动图像；AP，用于控制图像传感器。在实施例中，例如，数码相机装置600可包括图5中示出的逻辑电路100。

图17A至图17C示出根据本发明构思的实施例的包括图5中示出的逻辑电路的可穿戴装置。

参照图17A和图17C，第一可穿戴装置710、第二可穿戴装置720和第三可穿戴装置730中的每个具有腕表类型。例如，第一可穿戴装置710、第二可穿戴装置720和第三可穿戴装置730中的每个用Android^TM OS(操作系统)或TIZEN^TM OS操作。

在各种实施例中，第一可穿戴装置710可包括Galaxy Gear2^TM，第二可穿戴装置720可包括Galaxy Gear fit^TM，第三可穿戴装置730可包括Galaxy Gear S^TM。

第一可穿戴装置710、第二可穿戴装置720和第三可穿戴装置730中的每个可包括：AP，用Android^TM操作系统(OS)或TIZEN^TM OS操作；图像传感器，采集图像或移动图像；显示装置，显示拍摄的图像或移动图像。

在实施例中，例如，第一可穿戴装置710、第二可穿戴装置720和第三可穿戴装置730中的每个可包括图5中示出的逻辑电路100。

本发明构思可应用于包括OCC的SoC和具有SoC的移动装置。

根据本发明构思的实施例的SoC可包括使用无源保持器的逻辑电路。因此，可用小芯片区域实现SoC。另外，可用低功耗操作SoC。本发明构思的实施例可在例如包括OCC的SoC和包括SoC的移动装置中实现。

虽然已经参照示例性实施例描述了本发明构思，但本领域的技术人员应该清楚，可在不脱离本发明构思的精神和范围的情况下，可进行各种变化和修改。因此，应该理解，以上实施例不是限制性的，而是示例性的。