阅读说明：本技术 一种扫描测试压缩的优化方法 (Optimization method for scan test compression ) 是由 赵毅强 李松 林元琦 甄帅 于 2019-09-03 设计创作，主要内容包括：本发明公开提出一种扫描测试压缩的优化方法,首先采用分析压缩率的的方法来衡量故障覆盖率的损失；在满足覆盖率要求的范围内通过固定扫描通道的方法提升压缩率,适当的减少扫描链的长度和增加扫描链的数量,分析测试向量和测试时间等测试压缩结果；采用固定压缩率的方式增加扫描通道的个数,在并行度不变的条件下增加扫描链的数量同时减少扫描链长度,分析测试向量和测试时间等测试压缩结果；最后综合两方面的来得出最佳的扫描链的长度范围和扫描链的数量。本发明可以给出更为优化的测试压缩方案,降低芯片在测试环节的成本。(The invention discloses and proposes the compressed optimization method of a scanning test, adopt the method of the analytical compression ratio to measure the loss of the fault coverage at first; the compression rate is improved by a method of fixing a scanning channel within the range meeting the requirement of the coverage rate, the length of a scanning chain is properly reduced, the number of the scanning chains is increased, and test compression results such as test vectors, test time and the like are analyzed; increasing the number of scanning channels by adopting a fixed compression rate mode, increasing the number of scanning chains under the condition of unchanged parallelism, simultaneously reducing the length of the scanning chains, and analyzing test compression results such as test vectors, test time and the like; and finally, combining the two aspects to obtain the optimal length range of the scan chains and the number of the scan chains. The invention can provide a more optimized test compression scheme and reduce the cost of the chip in the test link.)

一种扫描测试压缩的优化方法

技术领域

本发明涉及图像传感器技术领域，特别是涉及一种扫描测试压缩的优化方法。

背景技术

DFT(可测试性设计)技术是解决超大规模集成电路测试的有效途径，随着芯片规模的扩大，芯片的测试数据体积和测试时间会随之增加，ATE(自动测试设备)需要提供更多的内存和测试数据传输通道来满足测试需求，增加了测试难度。嵌入式测试压缩方法是在扫描电路中加入压缩逻辑，实现测试激励的解压缩以及测试响应压缩，从而减少测试数据和测试通道的数量，采用合理的方法对测试压缩电路进行优化设计可以最大程度的减少测试向量体积和测试时间。

扫描测试的压缩主要分为测试激励的解压缩和测试响应的压缩，测试激励解压缩的方法主要有基于编码的方法，如字典编码、Huffman编码和Golomb编码等，基于时序线性移位反馈寄存器的解压缩机制，以及基于广播扫描机制的解压缩机制，测试响应压缩的方法主要可以分为空间压缩和时间压缩两种。

目前业界主流的压缩工具有Synopsys的DFTMAX以及Mentor的TessentTestKompress，分别采用的是基于时序线性移位反馈寄存器和基于广播扫描机制的测试激励解压缩方案，而测试响应都是采用的空间压缩方法。对于芯片的扫描测试压缩来说，扫描链的长度和数量在测试压缩的设计中都是需要确定的，采用适当的扫描链配置可以增加测试压缩的效率，因此，在扫描链设计之前，对电路进行扫描测试压缩分析可以得到最佳的测试压缩方案。

发明内容

本发明的目的是针对现有技术中存在的技术缺陷，而提供一种扫描测试压缩的优化方法。

为实现本发明的目的所采用的技术方案是：

一种扫描测试压缩的优化方法，包括步骤：

首先对扫描测试电路进行压缩率分析，在满足测试覆盖率的条件下进入扫描测试压缩分析的步骤；

在扫描测试压缩分析的步骤中，通过以下两种分析方法处理：

一种是固定扫描通道分析方法，在测试端口数IOs不变的条件下减少扫描链长度，增加压缩率，找出满足测试压缩条件的扫描链长度范围；

另一种是固定压缩率分析方法，在压缩率不变的条件下增加测试端口数目，增加扫描链数目的同时减小扫描链长度，找出满足测试压缩条件的测试端口数目和扫描链长度范围；

综合两种分析方法得出最佳的测试压缩方案。

其中，所述两种分析方法可以并行执行，也可以根据互相得出的结果下顺序执行。

其中，所述固定压缩率分析方法，是在压缩率不变的条件下，增加测试通道数量来分析测试压缩结果，以实现不改变芯片测试压缩时的测试并行度，使用较多的测试端口能够有效减少芯片测试的时间。

其中，所述固定扫描通道分析方法，是在保持扫描通道个数的情况下进行扫描测试的压缩分析，是通过增加扫描链的条数来减少每条测试向量所需要的测试时间进行测试压缩分析，以实现减少测试向量体积和测试时间。

本发明基于Mentor公司EDT(嵌入式确定性测试)的测试压缩结构提出的扫描测试压缩的优化方法，首先采用分析压缩率的的方法来衡量故障覆盖率的损失；在满足覆盖率要求的范围内通过固定扫描通道的方法提升压缩率，适当的减少扫描链的长度和增加扫描链的数量，分析测试向量和测试时间等测试压缩结果；采用固定压缩率的方式增加扫描通道的个数，在并行度不变的条件下增加扫描链的数量同时减少扫描链长度，分析测试向量和测试时间等测试压缩结果；最后综合两方面的来得出最佳的扫描链的长度范围和扫描链的数量。

由于扫描测试压缩必须评估并选择最佳的扫描通道数量和最佳扫描链长度，最佳的扫描链配置意味着最小模式计数。而本发明提出的针对于集成电路扫描测试压缩的优化设计方案，在测试压缩电路设计之前，利用该方法分析扫描压缩的结果，可以使得压缩电路的测试压缩效率更高，测试压缩所带来的故障覆盖率损失降到最低，因此在保证覆盖率的同时大大减少了集成电路测试时所需要的测试时间以及测试成本，同时减少ATE所需要的内存，提高芯片的测试效率和良率，减少测试芯片逃逸带来的风险。

附图说明

图1为本发明的扫描测试压缩的优化方法的流程图；

图2为固定扫描通道压缩分析的流程图。

图3是固定压缩率分析方法的流程图。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

芯片的扫描测试分为测试初始化、移位和捕获三个过程，每条测试向量都会完成各自的移位和捕获，其中移位占据了扫描测试的绝大部分时间，因此在只考虑扫描移位数据和周期的条件下，扫描测试数据的体积V_test和测试时间T_test分别可以通过下面公式计算得到：

V_test＝IOs*Patterns*Cycles (1)

式中：IOs为扫描测试端口数量，Patterns为测试向量的数量，Cycles为测试向量的移位周期数量，F_shift为测试时钟频率，Cycles的值取决于最长扫描链的移位周期个数，由式(1)和(2)可知，可以从扫描测试端口数量、测试向量数量以及扫描链长度三个方面去减少测试向量体积，在测试端口一定的情况下，测试时间与测试体积是正相关的。

据此，本发明所提出的测试压缩分析方法主要分为以下几个过程：

(1).对扫描测试电路进行压缩率分析，在满足测试覆盖率的条件下进行扫描测试压缩分析；

(2).固定扫描通道分析方法，在测试端口数IOs不变的条件下减少扫描链长度，增加压缩率，找出满足测试压缩条件的扫描链长度范围；

(3).固定压缩率分析方法，在压缩率不变的条件下增加测试端口数目，增加扫描链数目的同时减小扫描链长度，找出满足测试压缩条件的测试端口数目和扫描链长度范围。

其中(2)、(3)步可以并行执行，也可以根据互相得出的结果下顺序执行，综合两种分析方法得出最佳的测试压缩方案。

本发明中，所述的压缩率分析是为了保证所使用的测试压缩方案是在满足故障覆盖率的条件下进行测试压缩分析的，由于ATPG能力的限制，故障覆盖率会随压缩率的增加有所降低，扫描链长度的减少或者扫描链数目的增加都会使扫描测试的压缩率升高。因此，在扫描测试压缩分析之前通过压缩率分析的方式确定满足故障覆盖率的最大压缩率的范围。

本发明中，所述固定扫描通道的方法，是在保持扫描通道个数的情况下进行扫描测试的压缩分析，通过增加扫描链的条数来减少每条测试向量所需要的测试时间进行扫描测试的压缩分析。由于扫描移位在测试过程中占据绝大部分时间，因此采用这种方式来减少测试向量体积和测试时间，效果是非常明显的。

所述固定扫描通道的分析方法可以考虑到以下几个因素的影响：

(1)故障覆盖率：固定扫描通道分析法可以用于分析压缩率的提升造成的故障覆盖率的损失，保证测试压缩的正确性；

(2)测试向量的数量：缩短扫描链长度减少了每条测试向量的移位时间，但是由于扫描链数目的增加，需要更多的测试向量，过高的压缩率会使得测试时间有所上升；

(3)额外移位周期：EDT模块的初始化需要占据一定的移位周期数目，当扫描链的长度减小到一定程度时，额外的移位周期会占据一定的有效测试时间，随着测试向量数目的增加，测试时间反而会有所增加；

(4)ATPG的仿真时间：测试向量数量的增加这意味着ATPG工具需要花费更多的时间，在芯片设计中，减少ATPG的时间可以缩短芯片的设计周期，提高工作效率。

综合以上几个方面，可给出在一定扫描通道数量下最佳的扫描链长度范围。固定扫描通道压缩分析过程。如图2所示。

本发明，所述固定压缩率分析方法，是在压缩率不变的条件下，增加测试通道数量来分析测试压缩结果。采用这种方法是为了不改变芯片测试压缩时的测试并行度，使用较多的测试端口能够有效减少芯片测试的时间。

在固定压缩率分析的时候可以考虑到以下三个方面的影响：

(1)EDT额外的移位周期在扫描测试时所占比例，扫描测试压缩电路需要额外移位周期，在这种方法下，由于扫描链长度的减少，EDT额外的移位周期所占比例会有所上升，这时候增加测试通道所减少的测试时间效果会变得不太明显；

(2)测试向量体积增加，固定压缩率的方法没有改变芯片测试的并行度，测试所需要的测试向量数量没有太大变化，由于需要更多的测试端口，会使测试向量体积有所增加，ATE需要提供更多的测试内存空间；

(3)测试端口资源的限制，这种方法能够考虑芯片不同测试引脚数目对策是压缩的影响，得到最佳的测试端口数目。

综合以上几个方面，可以给出在压缩率一定的条件下最佳的扫描链长度范围。压缩分析过程如图3所示。

下表1给出了两种扫描测试压缩分析方法中所考虑的影响测试压缩的几个主要因素，它们对于测试压缩结果在一定程度上使相互制约的，在测试压缩设计中需要平衡考虑。在固定扫描通道分析时，采用的是增加压缩率C.R.的分析方式，在固定压缩率分析时，采用的增加测试端口IOs的分析方式。

表1

本发明采用的扫描测试压缩优化方法，在扫描链设计之初考虑到测试结果的需要，通过压缩率、固定扫描通道和固定压缩率三个过程可以对芯片进行预估的测试压缩考量，平衡各种测试条件之间的限制因素，给出在不同测试条件下最佳的扫描链的设计方案。

其中的压缩率分析方法可以对芯片测试压缩故障覆盖率的损失进行评估，减少由于压缩带来的故障覆盖率的损失，采用固定扫描通道的分析方法可以得到最少测试向量体积和测试时间的扫描链配置范围，采用固定压缩率的方法可以在保持测试压缩并行度的条件下尽量缩短扫描链的长度来减少测试时间，因此，综合以上几种方法对优化扫描测试压缩的设计，并结合芯片的设计规格可以给出更为优化的测试压缩方案，降低芯片在测试环节的成本。

以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。