阅读说明：本技术 半导体存储器装置 (Semiconductor memory device with a memory cell having a plurality of memory cells ) 是由 金熙中 赵珉熙 金俊秀 安泰炫 禹东秀 黄有商 于 2019-10-29 设计创作，主要内容包括：提供了一种半导体存储器装置。所述半导体存储器装置包括：堆叠结构,具有竖直堆叠在基底上的多个层,每个层包括：第一位线和栅极线,在第一方向上延伸,第一半导体图案,在第一位线和栅极线之间沿第二方向延伸,第二方向与第一方向交叉,以及第二半导体图案,跨越第一栅极绝缘层与栅极线相邻,第二半导体图案在第一方向上延伸；第一字线,与第一半导体图案相邻并从基底在第三方向上竖直延伸,第三方向与第一方向和第二方向垂直；第二位线,连接到第二半导体图案的一端并从基底在第三方向上竖直延伸；以及第二字线,连接到第二半导体图案的另一端并在第三方向上竖直延伸。(A semiconductor memory device is provided. The semiconductor memory device includes: a stacked structure having a plurality of layers vertically stacked on a substrate, each layer comprising: a first bit line and a gate line extending in a first direction, a first semiconductor pattern extending between the first bit line and the gate line in a second direction, the second direction crossing the first direction, and a second semiconductor pattern adjacent to the gate line across the first gate insulating layer, the second semiconductor pattern extending in the first direction; a first word line adjacent to the first semiconductor pattern and vertically extending from the substrate in a third direction, the third direction being perpendicular to the first direction and the second direction; a second bit line connected to one end of the second semiconductor pattern and vertically extending from the substrate in a third direction; and a second word line connected to the other end of the second semiconductor pattern and vertically extending in a third direction.)

半导体存储器装置

本申请要求于2019年1月11日在韩国知识产权局提交的第10-2019-0003845号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。

技术领域

一些示例实施例涉及半导体装置，更具体地，涉及集成度增大的三维半导体存储器装置。

背景技术

半导体装置已经被高度集成，改善了半导体装置的性能并降低了半导体装置的制造成本以满足用户的需求。由于半导体装置的集成密度是决定产品价格的重要因素，因此越来越需要高度集成的半导体装置。典型的二维或平面半导体装置的集成度主要由被单位存储器单元占据的面积决定，使得其受用于形成精细图案的技术水平的影响。然而，用于提高图案精细度的昂贵加工设备在增大二维或平面半导体装置的集成度方面设置了实际障碍。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置，用于实现高度集成的半导体装置而不采用昂贵的处理设备。

发明内容

一些示例实施例提供具有增大的集成度的三维半导体存储器装置。

根据一些示例实施例，半导体存储器装置可以包括：堆叠结构，包括竖直堆叠在基底上的多个层，所述多个层中的每个层包括：第一位线，在第一方向上延伸，栅极线，在第一方向上延伸，第一半导体图案，在第一位线和栅极线之间沿第二方向延伸，第二方向与第一方向交叉，以及第二半导体图案，跨越第一栅极绝缘层与栅极线相邻，第二半导体图案在第一方向上延伸；第一字线，与第一半导体图案的一侧相邻并从基底在第三方向上竖直延伸，第三方向与第一方向和第二方向垂直；第二位线，连接到第二半导体图案的第一端并从基底在第三方向上竖直延伸；以及第二字线，连接到第二半导体图案的第二端并在第三方向上竖直延伸，第二端与第一端相对。

根据一些示例实施例，半导体存储器装置可以包括：堆叠结构，包括竖直堆叠在基底上的多个层，所述多个层中的每个层包括：第一位线，在第一方向上延伸，栅极线，在第一方向上延伸，第一半导体图案，连接到第一位线和栅极线，以及第二半导体图案，跨越第一栅极绝缘层与栅极线相邻；第一字线，跨越第二栅极绝缘层与第一半导体图案的一侧相邻，第一字线从基底竖直延伸；电容器电极，跨越介电层与接触件相邻，电容器电极从基底竖直延伸，接触件连接到第一半导体图案；第二位线，连接到第二半导体图案的第一端并从基底竖直延伸；以及第二字线，连接到第二半导体图案的第二端并从基底竖直延伸，第二端与第一端相对。

根据一些示例实施例，半导体存储器装置可以包括：堆叠结构，包括竖直堆叠在基底上的多个层，所述多个层中的每个层包括：第一导线，在第一方向上延伸，第二导线，在第一方向上延伸，第一半导体图案，在第一导线和第二导线之间沿第二方向延伸，每个第一半导体图案在第一方向上设置，第二方向与第一方向交叉，以及第二半导体图案，与第二导线相邻，每个第二半导体图案在第一方向上设置；以及第三导线，位于第一导线和第二导线之间并从基底在第三方向上竖直延伸，第三方向与第一方向和第二方向垂直，一对第三导线设置在所述一对第三导线之间的一个第一半导体图案的相对侧上。

附图说明

图1示出了展示根据一些示例实施例的三维半导体存储器装置的透视图。

图2示出了展示根据一些示例实施例的三维半导体存储器装置的透视图。

图3A示出了展示根据一些示例实施例的三维半导体存储器装置的平面图。

图3B、图3C、图3D、图3E、图3F和图3G示出了分别沿图3A的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的剖视图。

图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A示出了展示根据一些示例实施例的制造三维半导体存储器装置的方法的平面图。

图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B分别示出了沿图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A的线A-A'截取的剖视图。

图5C、图6C、图7C、图8C、图9C、图10C和图11C分别示出了沿图5A、图6A、图7A、图8A、图9A、图10A和图11A的线B-B'截取的剖视图。

图7D、图8D、图9D、图10D和图11D分别示出了沿图7A、图8A、图9A、图10A和图11A的线C-C'截取的剖视图。

图8E、图9E、图10E和图11E分别示出了沿图8A、图9A、图10A和图11A的线D-D'截取的剖视图。

图8F、图9F、图10F和图11F分别示出了沿图8A、图9A、图10A和图11A的线E-E'截取的剖视图。

图10G和图11G分别示出了沿图10A和图11A的线F-F'截取的剖视图。

图12A示出了展示根据一些示例实施例的三维半导体存储器装置的平面图。

图12B、图12C、图12D和图12E示出了分别沿图12A的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。

具体实施方式

图1示出了展示根据一些示例实施例的三维半导体存储器装置的透视图。

参照图1，根据一些示例实施例的三维半导体存储器装置可以是2晶体管-1电容器动态随机存取存储器(或称为2T-1C DRAM)。两个晶体管中的第一晶体管和两个晶体管中的第二晶体管可以是写入晶体管。第一晶体管可以具有连接到第一位线的源极(或漏极)并且还具有连接到第一字线的栅极。第二晶体管可以具有连接到第二位线的源极(或漏极)并且还具有连接到第二字线的漏极(或源极)。第一晶体管的漏极(或源极)可以通过存储节点连接到第二晶体管的栅极。电容器可以连接到存储节点。

在一些示例实施例中，三维半导体存储器装置的单元阵列可以包括堆叠结构SS。堆叠结构SS可以设置在基底100上。基底100可以是单晶硅基底、单晶锗基底和/或单晶硅锗基底。

堆叠结构SS可以包括多条第一导线CL1、多条第二导线CL2、多个第一半导体图案SP1、多条第三导线CL3、多条第四导线CL4、多个第二半导体图案SP2和/或多条第五导线CL5。

堆叠结构SS可以包括第一层L1、第二层L2、第三层L3、第四层L4和/或第五层L5。堆叠结构SS的第一层L1、第二层L2、第三层L3、第四层L4和/或第五层L5可以在竖直方向(例如，第三方向D3)上间隔开地堆叠。第一层L1、第二层L2、第三层L3、第四层L4和/或第五层L5中的每个可以包括多个第一半导体图案SP1、多个第二半导体图案SP2、一条第一导线CL1和/或一条第四导线CL4。

从第一层L1至第五层L5中选择作为代表的第一层L1可以被构造为使得第一半导体图案SP1在第一方向D1上彼此间隔开地布置。第一层L1的第一半导体图案SP1可以在与第一方向D1交叉的第二方向D2上延伸。第一层L1的第一半导体图案SP1可以位于相同的第一水平或类似的第一水平处。第一层L1的第一半导体图案SP1可以包括半导体材料。例如，半导体材料可以包括硅、锗、硅-锗和/或铟镓锌氧化物(IGZO)中的一种或更多种。第一层L1的每个第一半导体图案SP1可以包括杂质区和杂质区之间的沟道。第一层L1的第一半导体图案SP1可以是包括在2T-1C DRAM的第一晶体管中的半导体图案。

第一层L1的第一导线CL1可以在第一方向D1上延伸。第一层L1的第一导线CL1可以通过位接触件BC连接(例如，电连接)到第一层L1的第一半导体图案SP1。第一层L1的第一导线CL1可以位于第一水平处。第一层L1的第一导线CL1可以包括导电材料。例如，导电材料可以包括掺杂半导体(掺杂硅、掺杂锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和/或金属-半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种或更多种。第一层L1的第一导线CL1可以是2T-1C DRAM的第一位线。

第一层L1的第二半导体图案SP2可以在第一方向D1上彼此间隔开地布置。第一层L1的第二半导体图案SP2可以在第一方向D1上延伸。第一层L1的第二半导体图案SP2可以位于第一水平处。第一层L1的第二半导体图案SP2可以包括半导体材料。第一层L1的每个第二半导体图案SP2可以包括杂质区和杂质区之间的沟道。第一层L1的第二半导体图案SP2可以是包括在2T-1C DRAM的第二晶体管中的半导体图案。

第一层L1的第四导线CL4可以在第一方向D1上延伸。第一层L1的第四导线CL4可以通过第一层L1的漏极接触件DC连接(例如，电连接)到第一层L1的第一半导体图案SP1。第一层L1的第四导线CL4可以位于第一水平处。第一层L1的第四导线CL4可以放置在第一层L1的第一半导体图案SP1和第二半导体图案SP2之间。第一层L1的第四导线CL4可以包括导电材料。第一层L1的第四导线CL4可以是2T-1C DRAM的栅极线。

回到堆叠结构SS的讨论，一个堆叠结构SS中的第一半导体图案SP1可以在竖直方向(例如，第三方向D3)上彼此间隔开。一个堆叠结构SS中的第二半导体图案SP2可以在竖直方向(例如，第三方向D3)上彼此间隔开。一个堆叠结构SS中的第一导线CL1可以在竖直方向(例如，第三方向D3)上彼此间隔开。一个堆叠结构SS中的第四导线CL4可以在竖直方向(例如，第三方向D3)上彼此间隔开。

第二导线CL2可以在竖直方向(例如，第三方向D3)上延伸。第二导线CL2可以在第一方向D1上彼此间隔开。可以跨越第一半导体图案SP1在第一方向D1上彼此间隔开地设置一对第二导线CL2。第二导线CL2可以是第一半导体图案SP1的字线。第二导线CL2可以包括导电材料。第二导线CL2可以是2T-1C DRAM的第一字线。

第三导线CL3可以在竖直方向(例如，第三方向D3)上延伸。第三导线CL3可以在第一方向D1上彼此间隔开。可以跨越漏极接触件DC在第一方向D1上彼此间隔开地设置一对第三导线CL3。第三导线CL3可以包括金属材料、金属氮化物层和/或金属硅化物层中的一种或更多种。例如，第三导线CL3可以包括难熔金属层，诸如，钴层、钛层、镍层、钨层和/或钼层。第三导线CL3可以包括金属氮化物层，诸如，氮化钛层、氮化钛硅层、氮化钛铝层、氮化钽层、氮化钽硅层、氮化钽铝层和/或氮化钨层。第三导线CL3可以包括贵金属层，该贵金属层包含从由铂(Pt)、钌(Ru)和/或铱(Ir)组成的组中选择的至少一种。第三导线CL3可以包括导电贵金属氧化物层，诸如，PtO、RuO₂和/或IrO₂。第三导线CL3可以包括导电氧化物层，诸如，SRO(SrRuO₃)、BSRO((Ba,Sr)RuO₃)、CRO(CaRuO₃)和/或LSCo。第三导线CL3可以是2T-1C DRAM的电容器电极。介电层(未示出)可以置于第三导线CL3和漏极接触件DC之间。

第五导线CL5可以在竖直方向(例如，第三方向D3)上延伸。第五导线CL5可以在第一方向D1上彼此间隔开。可以跨越第二半导体图案SP2在第一方向D1上彼此间隔开地设置一对第五导线CL5。第五导线CL5可以包括导电材料。一对第五导线CL5中的一条可以是2T-1C DRAM的第二位线。该对第五导线CL5中的另一条可以是2T-1C DRAM的第二字线。第二位线可以连接到第二半导体图案SP2的第一端，第二字线可以连接到第二半导体图案SP2的第二端，该第二端与第一端相对。

一个第一半导体图案SP1可以设置在一条第一导线CL1和两条第二导线CL2之间。第一栅极绝缘层(未示出)可以置于第一半导体图案SP1和第二导线CL2之间。一个第二半导体图案SP2可以设置在一条第四导线CL4和两条第五导线CL5之间。第二栅极绝缘层(未示出)可以置于第二半导体图案SP2和第四导线CL4之间。这里，所述第一栅极绝缘层也可以称为第二栅极绝缘层并且所述第二栅极绝缘层也可以称为第一栅极绝缘层。

基底100可以在其上设置有共源极线CSL，该共源极线CSL沿着堆叠结构SS的一个侧表面在第一方向D1上延伸。第一半导体图案SP1的一端(例如，每个第一半导体图案SP1的一端)可以通过位接触件BC和第一导线CL1结合到共源极线CSL。共源极线CSL可以包括导电材料。

尽管未示出，但介电材料可以填充堆叠结构SS中的空的空间。介电材料可以包括例如氧化硅层、氮化硅层和/或氮氧化硅层中的一种或更多种。

尽管未示出，但多个堆叠结构SS可以包括在根据一些示例实施例的三维半导体存储器装置中。多个堆叠结构SS可以沿第二方向D2布置。一对堆叠结构SS可以关于共源极线CSL彼此镜像对称。

图2示出了展示根据一些示例实施例的三维半导体存储器装置的透视图。在下面的讨论中，将省略与上面参照图1讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其不同之处。

参照图2，根据一些示例实施例的三维半导体存储器装置可以包括由堆叠结构SS组成的单元阵列。如结合图1所讨论的，根据所示出的示例的堆叠结构SS可以对应于没有第三导线CL3的堆叠结构SS。

图3A示出了展示根据一些示例实施例的三维半导体存储器装置的平面图。图3B、图3C、图3D、图3E、图3F和图3G示出了分别沿着图3A的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的剖视图。在下面的讨论中，将省略与上面参照图1讨论的技术特征重复的技术特征的详细描述并且将详细讨论其不同之处。

参照图3A、图3B、图3C、图3D、图3E、图3F和图3G，多个堆叠结构SS1和SS2可以设置在基底100上。堆叠结构SS1和SS2可以包括第一堆叠结构SS1和第二堆叠结构SS2。第一堆叠结构SS1和第二堆叠结构SS2可以沿第一方向D1延伸。第一堆叠结构SS1和第二堆叠结构SS2可以在第二方向D2上彼此间隔开地布置。

第一堆叠结构SS1和第二堆叠结构SS2中的每个可以在其相对侧上设置有共源极线CSL。一条共源极线CSL可以置于第一堆叠结构SS1和第二堆叠结构SS2之间。共源极线CSL可以沿第一堆叠结构SS1和第二堆叠结构SS2在第一方向D1上延伸。

第一堆叠结构SS1和第二堆叠结构SS2中的每个可以包括在基底100上顺序堆叠的第一层L1、第二层L2、第三层L3和/或第四层L4。第一层L1、第二层L2、第三层L3和/或第四层L4中的每个可以包括第一绝缘层ILD1、半导体层SL和/或第二绝缘层ILD2。第一绝缘层ILD1、半导体层SL和/或第二绝缘层ILD2可以顺序地堆叠。第一绝缘层ILD1和第二绝缘层ILD2可以将其间的半导体层SL与其他半导体层SL竖直地分开。

第一层L1、第二层L2、第三层L3和/或第四层L4中的每个还可以包括在第一方向D1上延伸的第一导线CL1。例如，第一层L1、第二层L2、第三层L3和/或第四层L4中的每个可以包括在第二方向D2上彼此间隔开的两条第一导线CL1。第一导线CL1可以位于与半导体层SL的水平相同的水平或类似的水平处。第一导线CL1可以设置在第一绝缘层ILD1和第二绝缘层ILD2之间。第一导线CL1可以与共源极线CSL相邻地设置。

第一层L1、第二层L2、第三层L3和/或第四层L4中的每个还可以包括在第一方向D1上延伸的第四导线CL4。例如，第一层L1、第二层L2、第三层L3和/或第四层L4中的每个可以包括在第二方向D2上彼此间隔开的两条第四导线CL4。第四导线CL4可以位于与半导体层SL的水平相同的水平或类似的水平处。第四导线CL4可以设置在第一绝缘层ILD1和第二绝缘层ILD2之间。例如，包括在第一堆叠结构SS1中的第一层L1的两条第四导线CL4可以设置在包括在第一堆叠结构SS1中的第一层CL1的两条第一导线CL1之间。

半导体层SL可以包括半导体材料。第一绝缘层ILD1和第二绝缘层ILD2可以包括彼此不同的介电材料。第一绝缘层ILD1和第二绝缘层ILD2可以独立地包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和/或含碳氮氧化硅层中的一种或更多种。例如，第一绝缘层ILD1可以是含碳氧化硅层(例如，SiOC)，第二绝缘层ILD2可以是氮化硅层(例如，SiN)。

第一堆叠结构SS1和第二堆叠结构SS2中的每个可以被构造为使得第二层L2和第三层L3中的每个的一端可以在第一方向D1上比第四层L4的一端突出得多。第二层L2的一端和第三层L3的一端可以彼此竖直对齐(例如，在第一方向D1上突出相同的量或类似的量)。第一层L1的一端可以在第一方向D1上比第二层L2和第三层L3中的每个的一端突出得多。第一层L1和

第二层L2中的每个的另一端可以在与第一方向D1相反的方向上比第三层L3和第四层L4中的每个的另一端突出得多。第一层L1的另一端和第二层L2的另一端可以彼此竖直对齐。第三层L3的另一端和第四层L4的另一端可以彼此竖直对齐。

第一孔HO1可以设置为穿透第一堆叠结构SS1和第二堆叠结构SS2中的每个。每个半导体层SL可以包括由第一孔HO1限定的第一半导体图案SP1。

每个第一半导体图案SP1可以包括第一沟道CH1、第一杂质区SD1和第二杂质区SD2。第一沟道CH1可以置于在第一杂质区SD1和第二杂质区SD2之间。第一半导体图案SP1可以在与第一方向D1交叉的第二方向D2上延伸。

每个第一半导体图案SP1可以通过位接触件BC(例如，经由到第一杂质区SD1的电连接)连接到第一导线CL1。位接触件BC可以设置在第一孔HO1之间。位接触件BC可以设置在第一绝缘层ILD1和第二绝缘层ILD2之间。

每个第一半导体图案SP1可以通过漏极接触件DC(例如，经由到第二杂质区SD2的电连接)连接到第四导线CL4。漏极接触件DC可以设置在第一孔HO1之间。漏极接触件DC可以设置在第一绝缘层ILD1和第二绝缘层ILD2之间。

第二导线CL2可以设置为在穿透堆叠结构SS1和SS2的每个第一孔HO1中沿竖直方向(例如，第三方向D3)延伸。例如，第二导线CL2可以穿透第一堆叠结构SS1和第二堆叠结构SS2中的每个。一对第二导线CL2可以设置在每个第一半导体图案SP1的相对侧上。例如，该对第二导线CL2可以构成一条字线。又例如，一对第二导线CL2中的一条可以是字线，并且该对第二导线CL2中的另一条可以是背栅。

第三导线CL3可以设置为在穿透堆叠结构SS1和SS2的每个第一孔HO1中沿竖直方向(例如，第三方向D3)延伸。例如，第三导线CL3可以穿透第一堆叠结构SS1和第二堆叠结构SS2中的每个。一对第三导线CL3可以设置在每个漏极接触件DC的相对侧上。例如，该对第三导线CL3可以是电容器电极。

栅极绝缘层GI可以设置在堆叠结构SS1和SS2的暴露于第一孔HO1的每个内侧壁上。栅极绝缘层GI可以置于每个第一半导体图案SP1和每条第二导线CL2之间。第一栅极绝缘层可以被限定为指示第一半导体图案SP1和第二导线CL2之间的栅极绝缘层GI。栅极绝缘层GI可以置于每个漏极接触件DC和每条第三导线CL3之间。介电层可以被限定为指示漏极接触件DC和第三导线CL3之间的栅极绝缘层GI。根据一些示例实施例，第一栅极绝缘层和介电层可以包括相同的材料或类似的材料。

每个第一孔HO1可以在其中设置有覆盖第二导线CL2和第三导线CL3的竖直绝缘图案VIP。竖直绝缘图案VIP可以置于彼此相邻的一对第二导线CL2之间。竖直绝缘图案VIP可以置于彼此相邻的一对第三导线CL3之间。竖直绝缘图案VIP可以置于彼此相邻的一对第一半导体图案SP1之间。竖直绝缘图案VIP可以置于彼此相邻的一对位接触件BC之间。竖直绝缘图案VIP可以置于彼此相邻的一对漏极接触件DC之间。竖直绝缘图案VIP可以具有在第三方向D3上延伸的柱形。例如，竖直绝缘图案VIP可以包括氧化硅层、氮化硅层和/或氮氧化硅层中的一个或更多个。

第二孔HO2和第三孔HO3可以设置为穿透第一堆叠结构SS1和第二堆叠结构SS2中的每个。当在平面中观看时，第三孔HO3可以设置在彼此相邻的第二孔HO2之间。每个半导体层SL可以包括由第二孔HO2和第三孔HO3限定的第二半导体图案SP2。

每个第二半导体图案SP2可以包括第二沟道CH2、第三杂质区SD3和第四杂质区SD4。第二沟道CH2可以置于第三杂质区SD3和第四杂质区SD4之间。第二半导体图案SP2可以跨越栅极绝缘层GI在第二方向D2上与第四导线CL4间隔开。第二栅极绝缘层可以被限定为指示第二半导体图案SP2和第四导线CL4之间的栅极绝缘层GI。第二半导体图案SP2可以在第一方向D1上延伸。

第五导线CL5可以设置为在穿透堆叠结构SS1和SS2的每个第二孔HO2中沿竖直方向(例如，第三方向D3)延伸。例如，第五导线CL5可以穿透第一堆叠结构SS1和第二堆叠结构SS2中的每个。一对第五导线CL5可以设置在每个第二半导体图案SP2的相对侧上。根据一些示例实施例，该对第五导线CL5可以分别连接到第三杂质区SD3和第四杂质区SD4。

栅极绝缘层GI可以部分地设置在堆叠结构SS1和SS2的暴露于第二孔HO2的每个内侧壁上。可以不在第二半导体图案SP2的暴露于第二孔HO2的每个侧表面上设置栅极绝缘层GI。例如，可以不在每个第二半导体图案SP2的第三杂质区SD3和第四杂质区SD4上设置栅极绝缘层GI。栅极绝缘层GI可以设置在第四导线CL4的暴露于第二孔HO2的每个侧表面上。

第二孔HO2可以在其中设置有覆盖第五导线CL5的竖直绝缘图案VIP。竖直绝缘图案VIP可以置于彼此相邻的一对第五导线CL5之间。竖直绝缘图案VIP可以置于彼此相邻的一对第二半导体图案SP2之间。

第三孔HO3可以在其中设置有竖直绝缘图案VIP。

层间介电层110可以被设置为覆盖第一堆叠结构SS1和第二堆叠结构SS2。例如，层间介电层110可以包括氧化硅层、氮化硅层和/或氮氧化硅层中的一种或更多种。第三绝缘层IDL3和/或第四绝缘层ILD4可以被设置在第一堆叠结构SS1和第二堆叠结构SS2中的每个上。第四绝缘层ILD4可以被设置在第三绝缘层ILD3上。层间介电层110、第四绝缘层ILD4、第二导线CL2、第三导线CL3、第五导线CL5和共源极线CSL可以使它们的顶表面彼此共面。

图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A示出了展示根据一些示例实施例的制造三维半导体存储器装置的方法的平面图。图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B分别示出了沿图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A的线A-A'截取的剖视图。图5C、图6C、图7C、图8C、图9C、图10C和图11C分别示出了沿图5A、图6A、图7A、图8A、图9A、图10A和图11A的线B-B'截取的剖视图。图7D、图8D、图9D、图10D和图11D分别示出了沿图7A、图8A、图9A、图10A和图11A的线C-C'截取的剖视图。图8E、图9E、图10E和图11E分别示出了沿图8A、图9A、图10A和图11A的线D-D'截取的剖视图。图8F、图9F、图10F和图11F分别示出了沿图8A、图9A、图10A和图11A的线E-E'截取的剖视图。图10G和图11G分别示出了沿图10A和图11A的线F-F'截取的剖视图。

参照图4A和图4B，可以在基底100上形成模制结构MS。模制结构MS的形成可以包括形成顺序堆叠的第一层L1、第二层L2、第三层L3和/或第四层L4。模制结构MS可以形成为在其相对端处具有台阶式结构。

基底100可以包括半导体材料。例如，基底100可以包括硅、锗和/或硅-锗。第一层L1、第二层L2、第三层L3和/或第四层L4中的每个可以包括第一绝缘层ILD1、半导体层SL和/或第二绝缘层ILD2。可以顺序地形成第一绝缘层ILD1、半导体层SL和第二绝缘层ILD2。半导体层SL可以包括半导体材料。第一绝缘层ILD1和第二绝缘层ILD2可以包括彼此不同的介电材料。第一绝缘层ILD1和/或第二绝缘层ILD2中的一个可以相对于第一绝缘层ILD1和第二绝缘层ILD2中的另一个具有蚀刻选择性。第一绝缘层ILD1和第二绝缘层ILD2可以独立地包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和/或含碳氮氧化硅层中的一种或更多种。例如，第一绝缘层ILD1可以由含碳氧化硅层(例如，SiOC)形成，和/或第二绝缘层ILD2可以由氮化硅层(例如，SiN)形成。

可以在模制结构MS上形成第三绝缘层ILD3和第四绝缘层ILD4。第三绝缘层ILD3和第四绝缘层ILD4中的一个可以相对于第三绝缘层ILD3和第四绝缘层ILD4中的另一个具有蚀刻选择性。可以形成层间介电层110以覆盖模制结构MS。层间介电层110可以具有与第四绝缘层ILD4的顶表面共面的顶表面。层间介电层110可以由氧化硅层、氮化硅层和/或氮氧化硅层中的一种或更多种形成。

参照图5A、图5B和图5C，可以对模制结构MS进行图案化以形成穿透第一层L1、第二层L2、第三层L3和/或第四层L4的第一孔HO1和/或第二孔HO2。第一孔HO1和/或第二孔HO2可以暴露基底100的顶表面。第一孔HO1和/或第二孔HO2中的每个可以具有沿第二方向D2延伸的线性形状或条形形状。可以沿第一方向D1彼此间隔开地布置第一孔HO1。可以沿第一方向D1彼此间隔开地布置第二孔HO2。例如，对于模制结构MS，第一行可以限定为包括沿第一方向D1布置的第一孔HO1，第二行可以限定为包括沿第一方向D1布置的第一孔HO1，第三行可以限定为包括沿第一方向D1布置的第二孔HO2。第三行可以设置在第一行和第二行之间。第一孔HO1和/或第二孔HO2可以在第三方向D3(或与其相反的方向)上延伸，以穿透第一层L1、第二层L2、第三层L3和/或第四层L4。

第一孔HO1可以针对每个半导体层SL限定第一半导体图案SP1。第一孔HO1可以跨越第一半导体图案SP1在第一方向D1上彼此间隔开。

第二孔HO2可以针对每个半导体层SL限定第三半导体图案SP3。第二孔HO2可以跨越第三半导体图案SP3在第一方向D1上彼此间隔开。

可以在彼此相邻的第一半导体图案SP1和第三半导体图案SP3之间限定第四半导体图案(见图8E的SP4)。第四半导体图案SP4可以在第一方向D1上延伸。第四半导体图案SP4可以限定其中形成将要讨论的第四导线CL4的位置。一个第四半导体图案SP4可以连接到多个第一半导体图案SP1和/或多个第三半导体图案SP3。多个第三半导体图案SP3可以置于彼此平行的两个第四半导体图案SP4之间。

参照图6A、图6B和图6C，可以在模制结构MS的暴露于第一孔HO1和/或第二孔HO2的侧壁上共形地形成栅极绝缘层GI。例如，可以使用高k介电材料共形地形成栅极绝缘层GI。

可以形成初始导线PCL以部分地填充第一孔HO1和/或第二孔HO2。可以在模制结构MS的暴露于第一孔HO1和/或第二孔HO2的侧壁上形成初始导线PCL。

初始导线PCL的形成可以包括在栅极绝缘层GI上共形地形成导电层并且对导电层执行各向异性蚀刻工艺。导电层可以由金属(例如，钨、钛、钽等)形成。

在形成初始导线PCL之后，可以沉积介电材料IM。可以形成介电材料IM以完全填充第一孔HO1和/或第二孔HO2。介电材料IM可以包括氧化硅、氮化硅和/或氮氧化硅中的一种或更多种。

参照图7A、图7B、图7C和图7D，可以对介电材料IM和/或栅极绝缘层GI执行平坦化工艺，直到层间介电层110和/或第四绝缘层ILD4在其顶表面暴露。

可以在层间介电层110和/或第四绝缘层ILD4上形成包括第一开口OP1的第一掩模图案MA1。当在平面中观看时，第一开口OP1可以与第一孔HO1和/或第二孔HO2叠置。

第一掩模图案MA1可以包括第一闭合区域CR1和/或第二闭合区域CR2。第一闭合区域CR1和/或第二闭合区域CR2可以是彼此相邻的第一开口OP1之间的区域。第一闭合区域CR1和/或第二闭合区域CR2可以在第一方向D1上延伸。第一闭合区域CR1可以限定其中形成将要在下面讨论的第二导线CL2的位置。第二闭合区域CR2可以限定其中形成将要在下面讨论的第三导线CL3的位置。

可以对暴露于第一开口OP1的介电材料IM执行去除工艺。可以通过各向异性蚀刻工艺去除介电材料IM。因此，介电材料IM可以不被去除，而是可以保留在第一掩模图案MA1的第一闭合区域CR1和/或第二闭合区域CR2下方。

可以去除暴露于第一开口OP1的初始导线PCL以形成第二导线CL2和/或第三导线CL3。可以通过各向异性蚀刻工艺去除初始导线PCL。因此，初始导线PCL可以不被去除，而是可以保持在第一掩模图案MA1的第一闭合区域CR1和第二闭合区域CR2下方。剩余的初始导线PCL可以构成第二导线CL2和/或第三导线CL3。各向异性蚀刻工艺可以形成彼此间隔开的第二导线CL2，并且还形成彼此间隔开的第三导线CL3。第二导线CL2和/或第三导线CL3中的每条可以具有在竖直方向(例如，第三方向D3)上延伸的线性形状。剩余的介电材料IM可以置于彼此相邻的一对第二导线CL2之间。剩余的介电材料IM可以置于彼此相邻的一对第三导线CL3之间。

参照图8A、图8B、图8C、图8D、图8E和图8F，可以去除第一掩模图案MA1。可以用介电材料附加沉积第一孔HO1和/或第二孔HO2中的每个中的空的空间，以形成填充第一孔HO1和/或第二孔HO2中的每个的竖直绝缘图案VIP。可以执行平坦化工艺以去除沉积在层间介电层110和/或第四绝缘层ILD4上的介电材料。例如，附加沉积的介电材料可以包括与剩余的介电材料IM相同的材料或类似的材料。又例如，附加沉积的介电材料可以包括与剩余的介电材料IM不同的材料，但是一些示例实施例不限于此。

竖直绝缘图案VIP可以置于彼此相邻的一对第一半导体图案SP1之间。竖直绝缘图案VIP可以置于彼此相邻的一对第二导线CL2之间。竖直绝缘图案VIP可以置于彼此相邻的一对第三导线CL3之间。竖直绝缘图案VIP可以置于彼此相邻的一对第三半导体图案SP3之间。

可以在模制结构MS上形成第二掩模图案MA2。第二掩模图案MA2可以包括第二开口OP2，每个第二开口OP2具有在第一方向D1上延伸的线性形状。

可以执行图案化工艺，其中，第二掩模图案MA2用作蚀刻掩模对模制结构MS进行图案化以形成多个堆叠结构SS1和SS2。例如，可以对模制结构MS进行图案化以形成第一堆叠结构SS1和第二堆叠结构SS2。图案化工艺可以限定堆叠结构SS1和SS2之间的沟槽TR。每个沟槽TR可以部分地暴露基底100的顶表面。当在平面中观看时，每个沟槽TR可以具有在第一方向D1上延伸的线性形状。

沟槽TR可以暴露第一堆叠结构SS1的侧壁和第二堆叠结构SS2的侧壁。可以选择性地蚀刻暴露于沟槽TR的半导体层SL，以形成第一凹进RS1和/或第二凹进RS2。可以通过使用能够选择性地蚀刻半导体层SL的蚀刻剂的各向同性蚀刻工艺来执行半导体层SL的选择性蚀刻。

各向同性蚀刻工艺可以包括通过蚀刻暴露于沟槽TR的半导体层SL形成第一凹进RS1和/或通过蚀刻暴露于第一凹进RS1的第一半导体图案SP1形成第二凹进RS2。

第一凹进RS1可以在第一方向D1上延伸。第一凹进RS1可以限定其中形成将讨论的第一导线CL1的位置。一个第一凹进RS1可以暴露多个第一半导体图案SP1。

第二凹进RS2可以跨越竖直绝缘图案VIP在第一方向D1上彼此间隔开。第二凹进RS2可以限定其中形成将在下面讨论的位接触件BC的位置。多个第二凹进RS2可以在空间上连接到一个第一凹进RS1。一个第二凹进RS2可以暴露一个第一半导体图案SP1。第二凹进RS2可以减小第一半导体图案SP1的在第二方向D2上的宽度。

参照图9A、图9B、图9C、图9D、图9E和图9F，可以通过将杂质掺杂到第一半导体图案SP1的侧壁中来形成第一杂质区SD1，所述侧壁暴露于沟槽TR、第一凹进RS1和/或第二凹进RS2。

可以在第二凹进RS2中形成位接触件BC。可以形成位接触件BC以填充相应的第二凹进RS2。

可以在第一凹进RS1中形成第一导线CL1。可以形成第一导线CL1以填充相应的第一凹进RS1。一条第一导线CL1可以连接到多个位接触件BC。

可以同时或同步地形成位接触件BC和第一导线CL1。例如，位接触件BC和第一导线CL1的形成可以包括形成导电层以填充第一凹进RS1和第二凹进RS2，并且执行各向同性蚀刻工艺以选择性地蚀刻该导电层。

可以形成共源极线CSL以填充沟槽TR。共源极线CSL可以置于第一堆叠结构SS1和第二堆叠结构SS2之间。每条共源极线CSL可以具有在第一方向D1上延伸的线性形状。一条共源极线CSL可以连接到多条第一导线CL1。

参照图10A、图10B、图10C、图10D、图10E、图10F和图10G，可以在第一堆叠结构SS1和/或第二堆叠结构SS2上形成包括第三开口OP3的第三掩模图案MA3。每个第三开口OP3可以具有在第一方向D1上延伸的线性形状或条形形状。当在平面中观看时，第三开口OP3可以跨越堆叠结构SS1和/或SS2的第三半导体图案SP3走向。

可以执行蚀刻工艺，其中，第三掩模图案MA3用作蚀刻掩模以蚀刻第一堆叠结构SS1和第二堆叠结构SS2。蚀刻工艺可以选择性地蚀刻第四绝缘层ILD4、第三绝缘层ILD3、第二绝缘层ILD2、第一绝缘层ILD1和/或第三半导体图案SP3。

可以使用第三掩模图案MA3通过蚀刻工艺形成第三孔HO3。第三孔HO3可以暴露基底100的顶表面。第三孔HO3可以形成在沿第一方向D1彼此相邻的竖直绝缘图案VIP之间。第三孔HO3可以将一个第三半导体图案SP3分成两个第五半导体图案。第三孔HO3可以设置在沿第二方向D2彼此间隔开的两个第五半导体图案之间。第三孔HO3可以暴露第五半导体图案的侧壁。

可以选择性地蚀刻暴露于第三孔HO3的半导体层SL，以形成第三凹进RS3、第四凹进RS4和/或第五凹进RS5。

第三凹进RS3、第四凹进RS4和/或第五凹进RS5的形成可以包括通过蚀刻暴露于第三孔HO3的第五半导体图案来形成第三凹进RS3，通过蚀刻暴露于第三凹进RS3的第四半导体图案SP4来形成第四凹进RS4，和/或通过蚀刻暴露于第四凹进RS4的第一半导体图案SP1来形成第五凹进RS5。多个第三凹进RS3可以在空间上连接到一个第四凹进RS4。多个第五凹进RS5可以在空间上连接到一个第四凹进RS4。

第三凹进RS3可以跨越竖直绝缘图案VIP在第一方向D1上彼此间隔开。第三凹进RS3可以限定其中形成将讨论的第二半导体图案SP2的位置。

第四凹进RS4可以在第一方向D1上延伸。第四凹进RS4可以限定其中形成将讨论的第四导线CL4的位置。

第五凹进RS5可以跨越竖直绝缘图案VIP在第一方向D1上彼此间隔开。第五凹进RS5可以限定其中形成将在下面讨论的漏极接触件DC的位置。第五凹进RS5可以减小第一半导体图案SP1的在第二方向D2上的宽度。

参照图11A、图11B、图11C、图11D、图11E、图11F和图11G，可以通过将杂质掺杂到第一半导体图案SP1的侧壁中来形成第二杂质区SD2，所述侧壁被暴露于第三孔HO3、第三凹进RS3、第四凹进RS4和/或第五凹进RS5。第一沟道CH1可以限定在第一杂质区SD1和第二杂质区SD2之间。

可以在第五凹进RS5中形成漏极接触件DC。可以形成漏极接触件DC以填充相应的第五凹进RS5。

可以在第四凹进RS4中形成第四导线CL4。可以形成第四导线CL4以填充相应的第四凹进RS4。

可以同时或同步地形成漏极接触件DC和第四导线CL4。例如，漏极接触件DC和第四导线CL4的形成可以包括形成导电层以填充第四凹进RS4和第五凹进RS5，并且执行各向同性蚀刻工艺以选择性地蚀刻导电层。

可以在第四导线CL4的暴露于第三凹进RS3的每个侧表面上形成栅极绝缘层GI。

可以在第三凹进RS3中形成第二半导体图案SP2。可以形成第二半导体图案SP2以填充相应的第三凹进RS3。

可以用介电材料沉积每个第三孔HO3的空的空间，以形成填充每个第三孔HO3的竖直绝缘图案VIP。

可以在第一堆叠结构SS1和/或第二堆叠结构SS2上形成包括第四开口OP4的第四掩模图案MA4。第四开口OP4中的每个可以具有在第一方向D1上延伸的线性形状或条形形状。当在平面中观看时，第四开口OP4可以跨越堆叠结构SS1和/或SS2的第二半导体图案SP2走向。

可以执行蚀刻工艺，其中，第四掩模图案MA4用作蚀刻掩模以蚀刻第一堆叠结构SS1和/或第二堆叠结构SS2。蚀刻工艺可以选择性地蚀刻竖直绝缘图案VIP和/或栅极绝缘层GI。

可以使用第四掩模图案MA4通过蚀刻工艺形成第四孔HO4。第四孔HO4可以暴露基底100的顶表面。在第二方向D2上彼此相邻的两个第四孔HO4可以跨越竖直绝缘图案VIP间隔开。在第一方向D1上彼此相邻的两个第四孔HO4可以跨越第二半导体图案SP2间隔开。第四孔HO4可以暴露第二半导体图案SP2的侧壁。

再次参照图3A、图3B、图3C、图3D、图3E、图3F和图3G，可以通过将杂质掺杂到第二半导体图案SP2的侧壁中来形成第三杂质区SD3和第四杂质区SD4，所述侧壁暴露于第四孔HO4。可以在第三杂质区SD3和第四杂质区SD4之间限定第二沟道CH2。

可以在每个第二半导体图案SP2的相对侧壁上形成第五导线CL5。第五导线CL5的形成可以包括在第四孔HO4中形成初始导线和/或使用掩模图案来去除除了第五导线CL5之外的初始导线。

可以彼此间隔开地形成第五导线CL5。第五导线CL5中的每条可以具有在竖直方向(例如，第三方向D3)上延伸的线性形状。可以形成竖直绝缘图案VIP以完全填充第四孔HO4。竖直绝缘图案VIP可以置于彼此相邻的一对第五导线CL5之间。

图12A示出了展示根据一些示例实施例的三维半导体存储器装置的平面图。图12B、图12C、图12D和图12E示出了分别沿图12A的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。

参照图12A、图12B、图12C、图12D和图12E，可以在如上面参照图9A、图9B、图9C、图9D、图9E和图9F讨论形成的第一堆叠结构SS1和/或第二堆叠结构SS2上形成包括第五开口OP5的第五掩模图案MA5。第五开口OP5中的每个可以具有在第一方向D1上延伸的线性形状或条形形状。当在平面中观看时，第五开口OP5可以跨越堆叠结构SS1和/或SS2的第一半导体图案SP1走向。

可以执行蚀刻工艺，其中，第五掩模图案MA5用作蚀刻掩模以蚀刻第一堆叠结构SS1和/或第二堆叠结构SS2。蚀刻工艺可以选择性地蚀刻竖直绝缘图案VIP和/或栅极绝缘层GI。

可以使用第五掩模图案MA5通过蚀刻工艺形成第五孔HO5。第五孔HO5可以暴露基底100的顶表面。第五孔HO5可以与第一孔HO1的一部分叠置。例如，第五孔HO5的形成可以从第一孔HO1去除竖直绝缘图案VIP和/或栅极绝缘层GI，结果是第一孔HO1可以被再次打开。

第五孔HO5可以暴露第四半导体图案SP4的侧壁和/或第一半导体图案SP1的侧壁。

可以选择性地蚀刻暴露于第五孔HO5的半导体层SL，以形成第四凹进RS4和/或第五凹进RS5。

第四凹进RS4和/或第五凹进RS5的形成可以包括通过蚀刻暴露于第五孔HO5的第四半导体图案SP4来形成第四凹进RS4，和/或通过蚀刻暴露于第五孔HO5(和第四凹进RS4)的第一半导体图案SP1来形成第五凹进RS5。

第四凹进RS4可以在第一方向D1上延伸。第四凹进RS4可以限定其中形成将讨论的第四导线CL4的位置。一个第四凹进RS4可以在空间上连接到多个第五孔HO5。第四凹进RS4可以暴露第三半导体图案SP3的侧壁。

第五凹进RS5可以跨越竖直绝缘图案VIP在第一方向D1上彼此间隔开。第五凹进RS5可以跨越第五孔HO5(见图12E)在第一方向D1上彼此间隔开。第五凹进RS5可以限定其中形成将在下面讨论的漏极接触件DC的位置。多个第五凹进RS5可以在空间上连接到一个第四凹进RS4。第五凹进RS5可以减小第一半导体图案SP1的在第二方向D2上的宽度。

再次参照图3B、图3C、图3D、图3E、图3F和图3G，可以通过将杂质掺杂到第一半导体图案SP1的侧壁中来形成第二杂质区SD2。可以在第三半导体图案SP3的侧壁上形成栅极绝缘层GI。可以形成漏极接触件DC以填充第五凹进RS5。可以形成第四导线CL4以填充第四凹进RS4。可以将第三半导体图案SP3图案化为两个第二半导体图案SP2。第二半导体图案SP2可以在其侧壁上暴露。可以通过将杂质掺杂到第二半导体图案SP2的侧壁中来形成第三杂质区SD3和/或第四杂质区SD4。可以在第二半导体图案SP2的侧壁上形成第五导线CL5。

为了易于描述，在这里可以使用诸如“在……下面”、“在……下方”、“下面的”、“在……上方”、“上面的”、“竖直的”和“侧”等的空间相对术语来描述如附图中示出的一个元件或特征与另一(另一些)元件或特征的关系。例如，如这里使用的，术语“上面的”、“较高的”、“在……上”和/或“顶部的”可以指相对于另一元件或特征在第三方向D3上进一步的元件或特征，术语“下面的”和/或“在……下方”可以指相对于另一元件或特征在与第三方向D3相反的方向上进一步的元件或特征。将理解的是，除了包括附图中描绘的方位之外，空间相对术语还意在包括装置在使用和/或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下方”或“下面”的元件或特征随后将被定位为“在”所述其他元件或特征“上方”。因此，术语“在……下方”可包括上方和下方两种方位。装置可另外定位(例如，旋转90度或在其他方位处)，并相应解释这里使用的空间相对描述语。

将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可存在中间元件。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和全部组合。

这里参照作为一些示例实施例的理想化的示例(和中间结构)的示意图的剖视图来描述一些示例实施例。如此，将预料到由例如制造技术和/或公差引起的图示的形状的变化。因此，一些示例实施例不应该被解释为局限于这里示出的区域的具体形状，而是将包括由例如制造导致的形状的偏差。

根据一些示例实施例，三维半导体存储器装置可以包括三维堆叠在基底上的存储器单元晶体管。因此，三维半导体存储器装置可以增大集成度。根据一些示例实施例的三维半导体存储器装置可以适用于在低于约100K的温度下执行的低温计算。

尽管已经参照附图讨论了一些示例实施例，但是将理解的是，在不脱离一些示例实施例的精神和范围的情况下，可以在其中做出形式上和细节上的各种变化。因此将理解的是，上述一些示例实施例在所有方面仅是说明性的而不是限制性的。