阅读说明：本技术 包含控制逻辑层级的半导体装置以及相关存储器装置、控制逻辑组合件、电子系统和方法 (Semiconductor device including control logic hierarchy, and related memory device, control logic assembly, electronic system, and method ) 是由 S·E·西里斯 K·D·拜格尔 于 2018-12-27 设计创作，主要内容包括：本发明提供一种半导体装置,其包括堆叠结构,所述堆叠结构包括叠组,所述叠组各自包括存储器元件层级和控制逻辑层级,所述存储器元件层级包括存储器元件,所述控制逻辑层级与所述存储器元件层级电连通并且包括控制逻辑装置。所述叠组中的一或多个的所述控制逻辑层级的所述控制逻辑装置中的至少一个包括至少一个展现彼此横向位移的晶体管的装置。还描述存储器装置、薄膜晶体管控制逻辑组合件、电子系统以及操作半导体装置的方法。(A semiconductor device includes a stacked structure including stacks each including a memory element level including memory elements and a control logic level in electrical communication with the memory element level and including a control logic device. At least one of the control logic devices of the control logic level of one or more of the stacks comprises a device of at least one transistor exhibiting a lateral displacement from each other. Memory devices, thin film transistor control logic assemblies, electronic systems, and methods of operating semiconductor devices are also described.)

包含控制逻辑层级的半导体装置以及相关存储器装置、控制 逻辑组合件、电子系统和方法

优先权主张

本申请案主张2017年12月29日申请的“包含控制逻辑层级的半导体装置以及相关存储器装置、控制逻辑组合件、电子系统和方法(SEMICONDUCTOR DEVICES INCLUDINGCONTROL LOGIC LEVELS,AND RELATED MEMORY DEVICES,CONTROL LOGIC ASSEMBLIES,ELECTRONIC SYSTEMS,AND METHODS)”的美国专利申请案序列号第15/858,229号的申请日的权益。

技术领域

本公开的实施例涉及半导体装置设计和制造领域。更具体地，本公开的实施例涉及包含在其叠组具有控制逻辑层级的堆叠结构的半导体装置，以及相关存储器装置、控制逻辑组合件、电子系统和操作半导体装置的方法。

背景技术

半导体装置设计师通常希望通过减小个别特征的尺寸并且通过减小相邻特征之间的分隔距离来增大半导体装置内的特征的集成度或密度。另外，半导体装置设计师通常希望设计不仅紧凑而且提供性能优势以及简化设计的架构。

半导体装置的一个实例为存储器装置。存储器装置一般被提供为计算机或其它电子装置中的内部集成电路。存在多种类型的存储器，包含但不限于随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、闪存存储器和可变电阻存储器。可变电阻存储器的非限制性实例包含电阻性随机存取存储器(ReRAM)、导电桥随机存取存储器(导电桥RAM)、磁性随机存取存储器(MRAM)、相变材料(PCM)存储器、相变随机存取存储器(PCRAM)、自旋力矩转移随机存取存储器(STTRAM)、氧空位类存储器和可编程导体存储器。

存储器装置的典型存储器单元包含一个例如晶体管等存取装置和一个例如电容器等存储器存储结构。半导体装置的现代应用可使用大量布置成存储器阵列的存储器单元，从而展现存储器单元的行和列。存储器单元可经由沿着存储器阵列的存储器单元的行和列布置的数字线(例如，位线)和字线(例如，存取线)进行电存取。存储器阵列可为二维(2D)的，以便展现单个叠组(例如，单个层次、单个层级)的存储器单元，或可为三维(3D)的，以便展现多个叠组(例如，多个层级、多个层次)的存储器单元。

位于存储器装置的存储器阵列下方的基底控制逻辑结构内的控制逻辑装置用以控制存储器装置的存储器单元上的操作(例如，存取操作、读取操作、写入操作)。控制逻辑装置的组合件可设置为借助于布线和互连结构与存储器阵列的存储器单元电连通。然而，随着3D存储器阵列的叠组的数目增大，将3D存储器阵列的不同叠组的存储器单元电连接到基底控制逻辑结构内的控制逻辑装置的组合件可造成与增大促进电连接所需的布线和互连结构的量和尺寸相关联的大小和间距复杂化。另外，基底控制逻辑结构内采用的不同控制逻辑装置的数量、尺寸和布置可能会不合期望地阻碍存储器装置的大小减小、存储器装置的存储密度的增加和/或制造成本的减少。

因此，将需要具有促进较高填集密度的改进的半导体装置、控制逻辑组合件和控制逻辑装置，以及形成所述半导体装置、控制逻辑组合件和控制逻辑装置的方法。

发明内容

描述包含在其叠组具有控制逻辑层级的堆叠结构的半导体装置，还描述存储器装置、控制逻辑组合件、电子系统和操作半导体装置的方法。举例来说，在一些实施例中，半导体装置包括堆叠结构，其包括叠组，所述叠组各自包括存储器元件层级和控制逻辑层级，所述存储器元件层级包括存储器元件，所述控制逻辑层级与所述存储器元件层级电连通并且包括控制逻辑装置。叠组中的一或多个的控制逻辑层级的控制逻辑装置中的至少一个包括至少一个展现彼此横向位移的晶体管的装置。

在额外实施例中，存储器装置包括基底控制逻辑结构，其包括控制逻辑装置；和堆叠结构，其与所述基底控制逻辑结构电连通。所述堆叠结构包括叠组，所述叠组各自包括存储器元件层级和控制逻辑层级，所述存储器元件层级包括存储器元件，所述控制逻辑层级与所述存储器元件层级电连通。所述控制逻辑层级包括选自包含解码器、感测放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新/耗损均衡装置的群组的额外控制逻辑装置。所述额外控制逻辑装置中的至少一个包括一电路，所述电路包括相邻的具有彼此不同的沟道导电率的横向位移晶体管。

在又额外实施例中，薄膜晶体管控制逻辑组合件包括选自包含解码器、感测放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新/耗损均衡装置的群组的控制逻辑装置。所述控制逻辑装置中的至少一个包括至少一个展现具有从具有P型沟道区的晶体管横向位移的N型沟道区的晶体管的装置。

在另外的实施例中，操作半导体装置的方法包括使用各自包括存储器单元的多个叠组的控制逻辑层级控制具有所述多个叠组的堆叠结构的功能。控制逻辑层级各自包括至少一个展现横向位移晶体管的控制逻辑装置。使用与所述堆叠结构的控制逻辑层级电连通的基底控制逻辑结构控制所述堆叠结构的额外功能。

在其它实施例中，一种电子系统包括具有堆叠结构的半导体装置。所述堆叠结构包括叠组，所述叠组各自包括存储器元件层级和控制逻辑层级，所述存储器元件层级包括存储器元件，所述控制逻辑层级与所述存储器元件层级电连通并且包括控制逻辑装置。所述叠组中的一或多个的控制逻辑层级的控制逻辑装置中的至少一个包括至少一个展现横向位移晶体管的装置。

附图说明

图1是根据本公开的实施例的半导体装置的简化侧视图。

图2是根据本公开的实施例的图1所示的半导体装置的薄膜晶体管(TFT)控制逻辑层级的框图。

图3A到3C是根据本公开的实施例的包含彼此横向位移的竖直晶体管的不同CMOS反相器的简化横截面视图。

图4A到4C是根据本公开的额外实施例的包含彼此横向位移的水平晶体管的不同CMOS反相器的简化横截面视图。

图5是根据本公开的另外实施例的包含彼此横向位移的FinFET的CMOS反相器的简化横截面视图。

图6是说明根据本公开的实施例的电子系统的示意性框图。

具体实施方式

描述包含在其叠组具有控制逻辑层级的堆叠结构的半导体装置，还描述存储器装置、控制逻辑组合件、电子系统和操作半导体装置的方法。在一些实施例中，半导体装置包含：堆叠结构，其包含多个叠组(例如，层次)，每一叠组分别包含控制逻辑层级(例如，TFT控制逻辑层级)；控制逻辑层级上或上方的存取装置层级；和在存取装置层级上或上方的存储器元件层级。所述堆叠结构的每一个别叠组的控制逻辑层级与各个叠组的存取装置层级和存储器元件层级电连通。堆叠结构的每一个别叠组的控制逻辑层级也可与半导体装置的基底控制逻辑结构电连通。堆叠结构的叠组中的每一个的控制逻辑层级包含控制逻辑装置和用于控制存储器元件层级和与其相关联的存取装置层级的不同操作的电路。包含于堆叠结构的叠组中的每一个的控制逻辑层级中的控制逻辑装置和电路不同于包含于半导体装置的基底控制逻辑结构中的额外控制逻辑装置和电路。包含于基底控制逻辑结构中的额外控制逻辑装置和电路结合包含于堆叠结构的叠组中的每一个的控制逻辑层级中的控制逻辑装置和电路用以促进半导体装置的所需操作(例如，存取操作、读取操作、写入操作)。另外，包含在堆叠结构的至少一个叠组的控制逻辑层级中的控制逻辑装置包含至少一个装置，其包含彼此横向(例如，水平)位移(例如，间隔开、分离)的晶体管(例如，竖直晶体管、水平晶体管、鳍式场效应晶体管(FinFET))。本公开的装置、结构、组合件、系统和方法可促进增大依赖于高填集密度的半导体装置(例如，3D存储器装置)的效率、性能、简单性和耐久性。

以下描述提供具体细节，如材料类型、材料厚度和处理条件，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可与行业中采用的常规制造技术结合来实践本公开的实施例。另外，下文提供的描述不形成用于制造半导体装置(例如，存储器装置)的完整工艺流程。下文所描述的半导体装置结构并不形成完整的半导体装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。可通过常规制造技术执行用以由半导体装置结构形成完整半导体装置的额外动作。还应注意，本申请案的任何随附图式仅出于说明性目的，且因此不按比例绘制。另外，图式之间的共同元件可保留相同数字编号。

如本文中所使用，术语“被配置成”是指至少一个结构和至少一个设备中的一或多个的为了以预先确定的方式促进所述结构和所述设备中的一或多个的操作的大小、形状、材料成分、材料分布、取向和布置。

如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述(the)”意图同样包含复数形式。

如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何以及所有组合。

如本文中所使用，术语“纵向”、“竖直”、“横向”和“水平”是参考其中或其上形成一或多个结构和/或特征的衬底(例如，基底材料、基底结构、基底构造等)的主平面并且不一定由地球重力场界定。“横向”或“水平”方向是大体平行于衬底的主平面的方向，而“纵向”或“竖直”方向是大体垂直于衬底的主平面的方向。衬底的主平面是由与衬底的其它表面相比具有相对大面积的衬底的表面界定。

如本文中所使用，例如“在…下方”、“下方”、“下部”、“底部”、“在…上方”、“上部”、“顶部”、“前面”、“后面”、“左侧”、“右侧”等空间相对术语可在本文中出于易于描述的目的而使用以如图中所说明描述一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图式中所描绘的取向之外，空间相对术语意图涵盖材料的不同取向。举例来说，如果图式中的材料反向，那么被描述为在其它元件或特征“下方”、“之下”、“下”或“底部上”的元件将取向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“在…下方”可视使用术语的上下文而定涵盖上方和下方两种取向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式取向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词可相应地进行解释。

如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指并包含在所属领域的一般技术人员将理解的给定参数、性质或条件满足方差度(如在可接受制造公差内)的程度。借助于实例，视大体上满足的特定参数、性质或条件而定，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足、至少99.9％满足或甚至100.0％满足。

如本文中所使用，关于给定参数的术语“约”包含所陈述值并且具有上下文指示的含义(例如，包含与给定参数的测量值相关联的误差度)。

如本文中所使用，术语“NMOS”晶体管意指并包含具有P型沟道区的所谓的金属氧化物晶体管。NMOS晶体管的栅极可包括导电金属、例如多晶硅等另一导电材料，或其组合。如本文中所使用，术语“PMOS”晶体管意指并包含具有N型沟道区的所谓的金属氧化物晶体管。PMOS晶体管的栅极可包括导电金属、例如多晶硅等另一导电材料，或其组合。因此，此类晶体管的栅极结构可包含未必为金属的导电材料。

图1示出根据本公开的实施例的半导体装置100(例如，3D存储器装置)的简化侧视图。如图1中所示，半导体装置100包含基底控制逻辑结构102和位于基底控制逻辑结构102之上的堆叠结构103。如下文进一步详细描述，堆叠结构103包含叠组104(例如，层)，每一叠组分别包含薄膜晶体管(TFT)控制逻辑层级、在所述TFT控制逻辑层级上方的存取装置层级、在所述存取装置层级上方的存储器元件层级，以及在所述TFT控制逻辑层级与所述存取装置层级和存储器元件层级中的每一个之间延伸的互连结构。也如下文进一步详细描述，叠组104的每一TFT控制逻辑层级可分别包含展现相邻的横向位移的晶体管(例如，NMOS晶体管、PMOS晶体管)的一或多个控制逻辑装置(例如，CMOS装置)。基底控制逻辑结构102借助于在基底控制逻辑结构102与堆叠结构103的一或多个叠组104的一或多个层级(例如，TFT控制逻辑层级)之间延伸的互连结构112与堆叠结构103的叠组104中的一或多个(例如每一个)电连通。

基底控制逻辑结构102可包含用于控制堆叠结构103的各种操作的装置和电路。包含于基底控制逻辑结构102中的装置和电路可相对于包含于堆叠结构103的叠组104的TFT控制逻辑层级中的装置和电路加以选择。包含于基底控制逻辑结构102中的装置和电路可不同于包含于堆叠结构103的叠组104的TFT控制逻辑层级中的装置和电路，且可由堆叠结构103的不同叠组104使用和共享以促进堆叠结构103的所需操作。作为非限制性实例，基底控制逻辑结构102可包含电荷泵(例如，V_CCP电荷泵、V_NEGWL电荷泵、DVC2电荷泵)、延迟锁定环路(DLL)电路(例如，环形振荡器)、漏极供应电压(V_dd)调节器和各种芯片/叠组控制电路中的一或多个(例如，每一个)。包含于基底控制逻辑结构102中的装置和电路可使用不同的常规CMOS装置(例如，常规CMOS反相器、常规CMOS NAND门、常规CMOS发射导通门，等)，在本文中不对其进行详细地描述。继而，如下文进一步详细描述，包含于堆叠结构103的叠组104中的每一个的TFT控制逻辑层级中的装置和电路可能并不由堆叠结构103的不同叠组104共享，且可专用于实现和控制与其相关联的叠组104的不涵盖在包含于基底控制逻辑结构102中的装置和电路的功能内的各种操作(例如，存取装置层级操作，以及存储器元件层级操作)。

继续参考图1，堆叠结构103可包含任何所要数目的叠组104。为了清楚且易于理解图式和相关描述，图1将堆叠结构103展示为包含三(3)个叠组104。第一叠组106可包含第一TFT控制逻辑层级106A、在第一TFT控制逻辑层级106A上或上方的第一存取装置层级106B、在第一存取装置层级106B上或上方的第一存储器元件层级106C，以及在第一存取装置层级106B与第一存储器元件层级106C之间延伸且将第一TFT控制逻辑层级106A电耦合到其中的每一个的第一互连结构106D。第二叠组108可位于第一叠组106之上，且可包含第二TFT控制逻辑层级108A、在第二TFT控制逻辑层级108A上或上方的第二存取装置层级108B、在第二存取装置层级108B上或上方的第二存储器元件层级108C，以及在第二存取装置层级108B与第二存储器元件层级108C之间延伸且将第二TFT控制逻辑层级108A电耦合到其中的每一个的第二互连结构108D。第三叠组110可位于第二叠组108之上，且可包含第三TFT控制逻辑层级110A、在第三TFT控制逻辑层级110A上或上方的第三存取装置层级110B、在第三存取装置层级110B上或上方的第三存储器元件层级110C，以及在第三存取装置层级110B与第三存储器元件层级110C之间延伸且将第三TFT控制逻辑层级110A电耦合到其中的每一个的第三互连结构110D。在额外实施例中，堆叠结构103包含不同数目个叠组104。举例来说，堆叠结构103可包含大于三(3)个叠组104(例如，大于或等于四(4)个叠组104、大于或等于八(8)个叠组104、大于或等于十六(16)个叠组104、大于或等于三十二(32)个叠组104、大于或等于六十四(64)个叠组104)，或可包含小于三(3)个叠组104(例如，两(2)个叠组104)。

堆叠结构103的叠组104(例如，第一叠组106、第二叠组108、第三叠组110)中的每一个的存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)可各自分别包含存储器元件阵列。举例来说，所述阵列可包含在第一横向方向上延伸的存储器元件行，以及在垂直于第一横向方向的第二横向方向上延伸的存储器元件列。在额外实施例中，所述阵列可包含存储器元件的不同布置，例如存储器元件的密排六方布置。阵列的存储器元件可包括RAM元件、ROM元件、DRAM元件、SDRAM元件、闪存存储器元件、可变电阻存储器元件或另一类型的存储器元件。在一些实施例中，存储器元件包括DRAM元件。在额外实施例中，存储器元件包括可变电阻存储器元件。可变电阻存储器元件的非限制性实例包含ReRAM元件、导电桥RAM元件、MRAM元件、PCM存储器元件、PCRAM元件、STTRAM元件、氧空位类存储器和可编程导体存储器元件。

堆叠结构103的叠组104(例如，第一叠组106、第二叠组108、第三叠组110)中的每一个的存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)可各自分别包含存取装置(例如，TFT存取装置)的阵列。给定叠组104(例如，第一叠组106、第二叠组108、第三叠组110)的存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)的存取装置可与给定叠组104的存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)的存储器元件操作性地相关联。给定叠组104的存取装置层级的存取装置的数量和横向定位可例如对应于给定叠组104的存储器元件层级的存储器元件的数量和横向定位。存取装置层级的存取装置可位于存储器元件层级的存储器元件之下(或位于其之上)且与其电连通。存取装置层级的存取装置和与其操作性地相关联的存储器元件层级的存储器元件可一起形成用于堆叠结构103的叠组104中的每一个的存储器单元。存取装置可例如各自分别包含在一对源极/漏极区之间的沟道区，以及被配置成通过沟道区将源极/漏极区电连接到彼此的栅极。存取装置可包括平面存取装置(例如，平面TFT存取装置)或竖直存取装置(例如，竖直TFT存取装置)。平面存取装置可基于其源极区与漏极区之间的电流流动方向不同于竖直存取装置。竖直存取装置的源极区与漏极区之间的电流流动主要与其下的衬底或基底(例如，基底控制逻辑结构102)的主要(例如，主)表面大体上正交(例如，垂直)，且平面存取装置的源极区与漏极区之间的电流流动主要平行于其下的衬底或基底的主要表面。在额外实施例中，从堆叠结构103的叠组104(例如，第一叠组106、第二叠组108、第三叠组110)省略(例如，不存在)存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)。举例来说，代替存取装置层级与存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)分离，堆叠结构103的叠组104中的每一个可包含包含存储器元件和存取装置的单个(例如，仅一个)层级。

堆叠结构103的叠组104(例如，第一叠组106、第二叠组108、第三叠组110)中的每一个的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A、第三TFT控制逻辑层级110A)可包含用于控制叠组104(或包含存储器元件和存取装置的单个层级)的存储器元件层级(例如，第一存储器元件层级106C、第二存储器元件层级108C、第三存储器元件层级110C)和存取装置层级(例如，第一存取装置层级106B、第二存取装置层级108B、第三存取装置层级110B)的不由基底控制逻辑结构102的装置和电路涵盖(例如，实现、进行、包涵)的各种操作的装置和电路。作为非限制性实例，TFT控制逻辑层级可各自分别包含解码器(例如，局部叠组解码器、列解码器、行解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、字线(WL)驱动器、修复电路(例如，列修复电路、行修复电路)、I/O装置(例如，局部I/O装置)、测试装置、阵列多路复用器(MUX)、错误检查和校正(ECC)装置以及自刷新/耗损均衡装置中的一或多个(例如，每一个)。如下文进一步详细描述，包含在TFT控制逻辑层级中的装置和电路可采用包含横向位移的晶体管(例如，PMOS晶体管、NMOS晶体管)的TFT CMOS装置。叠组104中的每一个的TFT控制逻辑层级的装置和电路可仅用于实现和控制堆叠结构103(例如，可能并不在叠组104中的两个或更多个之间共享)的单个(例如，仅一个)叠组104内的操作，或可用于实现和控制堆叠结构103(例如，可在叠组104中的两个或更多个之间共享)的多个(例如，多于一个)叠组104内的操作。此外，堆叠结构103的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A和第三TFT控制逻辑层级110A)中的每一个可展现大体上相同的配置(例如，大体上相同的组件和组件布置)，或堆叠结构103的TFT控制逻辑层级中的至少一个可展现与TFT控制逻辑层级中的至少一个其它TFT控制逻辑层级不同的配置(例如，不同组件和/或不同组件布置)。

因此，根据本公开的实施例的半导体装置包括堆叠结构，所述堆叠结构包括叠组，所述叠组各自包括存储器元件层级以及与存储器元件层级电连通并且包括控制逻辑装置的控制逻辑层级，所述存储器元件层级包括存储器元件。所述叠组中的一或多个的控制逻辑层级的控制逻辑装置中的至少一个包括展现彼此横向位移的晶体管的至少一个装置。

图2是供用于图1所示的半导体装置100的堆叠结构103(图1)的叠组104(图1)中的一或多个中的TFT控制逻辑层级200的配置的框图。TFT控制逻辑层级200可包含原本将包含于叠组外电路(例如，不存在于TFT控制逻辑层级200内的电路)(例如基底控制逻辑结构(例如，图1所示的基底控制逻辑结构102)内的电路)中的多种控制逻辑装置和电路。举例来说，如图2中所示，存在于TFT控制逻辑层级200内的控制逻辑装置和电路的组合件可包含本地叠组解码器202、多路复用器(MUX)204(在图2中说明为第一MUX 204a、第二MUX 204b和第三MUX 204c)、列解码器206、行解码器208、感测放大器210、本地I/O装置212、字线(WL)驱动器214、列修复装置216、行修复装置218、存储器测试装置222、ECC装置220和自刷新/耗损均衡装置224中的一或多个(例如，每一个)。如下文进一步详细描述，控制逻辑装置和电路中的一或多个可展现横向位移的晶体管(例如，横向位移的竖直晶体管、横向位移的水平晶体管、横向位移的FinFET)。存在于TFT控制逻辑层级200内的控制逻辑装置和电路的组合件可与位于TFT控制逻辑层级200外部(例如处于图1所示的基底控制逻辑结构102内)的叠组外装置236(例如，控制器、主机、全局I/O装置)操作性地相关联(例如，电连通)。叠组外装置236可将多种信号发送到TFT控制逻辑层级200，例如叠组启用信号226、行地址信号230、列地址信号232、全局时钟信号234；且还可从TFT控制逻辑层级200接收多种信号，例如全局数据信号228。尽管图2描绘TFT控制逻辑层级200的特定配置，但本领域的技术人员将了解，本领域中已知不同的控制逻辑组合件配置，包含不同控制逻辑装置和电路和/或控制逻辑装置和电路的不同布置，其可经调适以在本公开的实施例中使用。图2仅说明TFT控制逻辑层级200的一个非限制性实例。

因此，根据本公开的实施例，一种操作半导体装置的方法包括使用各自包括存储器单元的多个叠组的控制逻辑层级控制具有所述多个叠组的堆叠结构的功能。控制逻辑层级各自包括展现横向位移的晶体管的至少一个控制逻辑装置。使用与堆叠结构的控制逻辑层级电连通的基底控制逻辑结构控制堆叠结构的额外功能。

如图2中所示，位于TFT控制逻辑层级200外部(例如，位于图1所示的基底控制逻辑结构102中)的一或多个叠组外装置236可经配置和操作以将信号(例如，叠组启用信号226、行地址信号230、列地址信号232)传达到TFT控制逻辑层级200的不同装置。举例来说，叠组外装置236可将叠组启用信号226发送到本地叠组解码器202，其可解码叠组启用信号226且激活TFT控制逻辑层级200的MUX 204(例如，第一MUX 204a、第二MUX 204b和/或第三MUX204c)中的一或多个。如下文进一步详细描述，当被激活时，MUX 204可分别经配置和操作以选择若干输入信号中的一个且接着将所选输入转发到单个线中。

TFT控制逻辑层级200的本地叠组解码器202可经配置和操作以从叠组启用装置226接收激活(例如，触发)信号并且与叠组外装置236通信以产生控制信号，接着将所述控制信号引导到TFT控制逻辑层级200的MUX 204(例如，第一MUX 204a、第二MUX204b和/或第三MUX 204c)中的一或多个以激活和/或解除激活MUX 204中的所述一个或多个。当被激活时，MUX 204可分别经配置和操作以选择数个输入信号中的一个，并且接着将所选择的输入转发到单个线中。

TFT控制逻辑层级200的第一MUX 204a(例如，行MUX)可与TFT控制逻辑层级200的本地叠组解码器202和行解码器208电连通。第一MUX 204a可被来自本地叠组解码器202的信号激活，且可经配置和操作以选择性地将来自叠组外装置236的至少一个行地址信号230转发到行解码器208。行解码器208可经配置和操作以进而基于接收到的行地址信号230选择包含TFT控制逻辑层级200的叠组(例如，图1中示出的第一叠组106、第二叠组108和第三叠组110中的一个)的特定字线。

继续参考图2，TFT控制逻辑层级200的行修复装置218可与行解码器208电连通，且可经配置和操作以将与TFT控制逻辑层级200操作性地相关联(例如，处于图1中示出的相同叠组104内)的存储器元件层级(例如，图1中示出的存储器元件层级106C、108C、110C中的一个)的存储器元件阵列的存储器元件的缺陷行替换为存储器元件层级的存储器元件阵列的存储器元件的备用无缺陷行。行修复装置218可将被引导到行解码器208(例如，从第一MUX204a)的识别存储器元件的缺陷行的行地址信号230变换成识别存储器元件的备用无缺陷行的另一行地址信号。举例来说，如下文进一步详细描述，可使用TFT控制逻辑层级200的存储器测试装置222确定存储器元件的缺陷行(和列)。

TFT控制逻辑层级200的WL驱动器214可与行解码器208电连通，且可经配置和操作以基于从行解码器208接收的字线选择命令，激活包含TFT控制逻辑层级200的叠组(例如，图1中示出的第一叠组106、第二叠组108和第三叠组110中的一个)的字线。可借助于与TFT控制逻辑层级200操作性地相关联的存取装置层级(例如，图1中示出的所述存取装置层级106B、108B、110B中的一个)的存取装置，存取与TFT控制逻辑层级200操作性地相关联的存储器元件层级(例如，图1中示出的存储器元件层级106C、108C、110C中的一个)的存储器元件以用于使用WL驱动器214通过置于字线上的电压进行读取或编程。

TFT控制逻辑层级200的自刷新/耗损均衡装置224可与行解码器208电连通，并且可经配置和操作以周期性地再充电存储于与TFT控制逻辑层级200操作性地相关联(例如，处于图1中示出的相同叠组104内)的存储器元件层级(例如，图1中示出的存储器元件层级106C、108C、110C中的一个)的存储器元件中的数据。在自刷新/耗损均衡操作期间，自刷新/耗损均衡装置224可响应于外部命令信号而被激活，并且可产生可转发到行解码器208的不同行地址信号。行解码器208接着可基于从自刷新/耗损均衡装置224接收的不同行地址信号，选择包含TFT控制逻辑层级200的叠组(例如，图1中示出的第一叠组106、第二叠组108和第三叠组110中的一个)的特定字线。行解码器208接着可与WL驱动器214通信以激活选定字线，且接着可通过感测放大器放大累积于与选定字线操作性地相关联的存储器元件的电容器中的电荷并且接着将所述电荷再次存储于电容器中。

仍然参考图2，TFT控制逻辑层级200的第二MUX 204b(例如，列MUX)可与TFT控制逻辑层级200的本地叠组解码器202和列解码器206电连通。第二MUX 204b可被来自本地叠组解码器202的信号激活，并且可经配置和操作以选择性地将来自叠组外装置236的至少一个列地址信号232转发到列解码器206。列解码器206可经配置和操作以进而基于接收到的列地址选择信号，选择包含TFT控制逻辑层级200的叠组(例如，图1中示出的第一叠组106、第二叠组108和第三叠组110中的一个)的特定数字线(例如，位线)。

TFT控制逻辑层级200的列修复装置216可与列解码器206电连通，且可经配置和操作以将与TFT控制逻辑层级200操作性地相关联(例如，处于图1中示出的相同叠组104内)的存储器元件层级(例如，图1中示出的存储器元件层级106C、108C、110C中的一个)的存储器元件阵列的存储器元件的缺陷列替换为存储器元件层级的存储器元件阵列的存储器元件的备用无缺陷列。列修复装置216可将被引导到列解码器206(例如，从第二MUX 204b)的识别存储器元件的缺陷列的列地址信号232变换成识别存储器元件的备用无缺陷列的另一列地址信号。如先前论述，举例来说，可使用TFT控制逻辑层级200的存储器测试装置222确定存储器元件的缺陷列(和行)，如下文进一步详细描述。

TFT控制逻辑层级200的ECC装置220可经配置和操作以产生ECC代码(也被称作“校验位”)。ECC代码可对应于特定数据值，并且可与数据值一起存储于与TFT控制逻辑层级200操作性地相关联(例如，处于图1中示出的相同叠组104内)的存储器元件层级(例如，图1中示出的存储器元件层级106C、108C、110C中的一个)的存储器元件中。当从存储器元件读回数据值时，产生另一ECC代码并且将其与先前产生的ECC代码进行比较以存取存储器元件。如果为非零，那么先前产生的ECC代码与新近产生的ECC代码的差指示已发生错误。如果检测到错误条件，那么ECC装置220接着可用于校正错误数据。

TFT控制逻辑层级200的存储器测试装置222可经配置和操作以识别与TFT控制逻辑层级200操作性地相关联(例如，处于图1中示出的相同叠组104内)的存储器元件层级(例如，图1中示出的存储器元件层级106C、108C、110C中的一个)的存储器元件阵列的有缺陷(例如，有错误)存储器元件。存储器测试装置222可尝试在存储器元件阵列内的不同地址(例如，不同列地址、不同行地址)处存取和写入测试数据到存储器元件。存储器测试装置222接着可尝试读取存储于存储器元件处的数据，并且将所述读取数据与存储器元件处预期的测试数据进行比较。如果读取数据不同于预期的测试数据，那么存储器测试装置222可将所述存储器元件识别为有缺陷的。被存储器测试装置222识别的缺陷存储器元件(例如，存储器元件的缺陷行、存储器元件的缺陷列)接着可对TFT控制逻辑层级200的其它组件(例如，行修复装置218、列修复装置216)起作用和/或被TFT控制逻辑层级200的其它组件(例如，行修复装置218、列修复装置216)避开。

继续参考图2，TFT控制逻辑层级200的本地I/O装置212可经配置和操作以在读取操作期间从列解码器206所选择的数字线接收数据，并且在写入操作期间将数据输出到列解码器206所选择的数字线。如图2中所示，本地I/O装置212可包含感测放大器210，其经配置和操作以在读取操作期间从列解码器206所选择的数字线接收数字线输入并且产生数字数据值。在写入操作期间，本地I/O装置212可通过将恰当电压放置于列解码器206所选择的数字线上，将数据编程到与TFT控制逻辑层级200操作性地相关联的存储器元件层级的存储器元件中。对于二进制操作，通常将一个电压电平置于数字线上以表示二进制“1”并且将另一电压电平置于数字线上以表示二进制“0”。

TFT控制逻辑层级200的第三MUX 204c可与本地I/O装置212和本地叠组解码器202电连通。第三MUX 204c可被从本地叠组解码器202接收的信号激活，并且可经配置和操作以接收本地I/O装置212产生的数字数据值并且从其产生全局数据信号228。全局数据信号228可转发到一或多个叠组外装置236(例如，控制器)。

根据本公开的实施例，TFT控制逻辑层级200的所述组件中的一或多个(例如，本地叠组解码器202、MUX 204(第一MUX 204a、第二MUX 204b、第三MUX 204c)、列解码器206、行解码器208、感测放大器210、本地I/O装置212、WL驱动器214、列修复装置216、行修复装置218、ECC装置220、存储器测试装置222、自刷新/耗损均衡装置224中的一或多个)可采用包含其水平相邻晶体管(例如，水平相邻NMOS和PMOS晶体管)的一或多个TFT CMOS装置。水平相邻晶体管可包括展现在竖直位移的源极区和漏极区之间竖直延伸的沟道的竖直晶体管(例如，竖直NMOS晶体管、竖直PMOS晶体管)，或可包括展现在水平位移的源极区和漏极区之间水平延伸的沟道的水平晶体管(例如，水平NMOS晶体管、水平PMOS晶体管)。因此，先前参考图1描述的半导体装置100的堆叠结构103的叠组104(例如，第一叠组106、第二叠组108、第三叠组110)中的一或多个的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A、第三TFT控制逻辑层级110A)中的至少一个的一或多个组件可包含一或多个TFT CMOS装置，其包含与至少一个PMOS晶体管(例如，竖直PMOS晶体管、水平PMOS晶体管、PMOS鳍式场效应晶体管(FinFET))水平相邻的至少一个NMOS晶体管(例如，竖直NMOS晶体管、水平NMOS晶体管、NMOS FinFET)。在下文参考图3A到5进一步详细描述这类TFTCMOS装置的非限制性实例。

因此，根据本公开的实施例的的薄膜晶体管控制逻辑组合件包括选自包含以下各项的群组的控制逻辑装置：解码器、感测放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置，以及自刷新/耗损均衡装置。控制逻辑装置中的至少一个包括至少一个如下装置：展现具有从具有P型沟道区的晶体管横向位移的N型沟道区的晶体管。

图3A示出根据本公开的实施例的CMOS反相器300的简化横截面视图。CMOS反相器300包含CMOS电路302，其包括竖直NMOS晶体管304，以及从竖直NMOS晶体管304水平位移的竖直PMOS晶体管306。竖直NMOS晶体管304包含第一半导电柱308，其包含N型源极区308A、N型漏极区308C，以及竖直处于N型源极区308A和N型漏极区308C之间的P型沟道区308B。竖直PMOS晶体管306包含第二半导电柱310，其包含P型源极区310A、P型漏极区310C，以及竖直处于P型源极区310A和P型漏极区310C之间的N型沟道区310B。CMOS电路302的竖直NMOS晶体管304和竖直PMOS晶体管306还包含与其相应沟道区(例如，P型沟道区308B、N型沟道区310B)水平相邻的栅极电极312。另外，CMOS反相器300包含接地(GND)结构314，其连接到竖直NMOS晶体管304的N型源极区308A；供电电压(V_cc)结构316，其连接到竖直PMOS晶体管306的P型源极区310A；输出结构318，其连接到竖直NMOS晶体管304的N型漏极区308C和竖直PMOS晶体管306的P型漏极区310C；和输入结构，其连接到栅极电极312中的每一个。

栅极电极312可各自分别由导电材料形成并且包含导电材料，所述导电材料包含但不限于金属(例如，钨、钛、镍、铂、金)、金属合金、含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)、导电掺杂半导体材料(例如，、导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)，或其组合。借助于非限制性实例，栅极电极312可各自分别包括以下各项中的至少一个：氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、元素钛(Ti)、元素铂(Pt)、元素铑(Rh)、元素铝(Al)、元素铜(Cu)、元素铱(Ir)、氧化铱(IrO_x)、元素钌(Ru)、氧化钌(RuO_x)、其合金或其组合。在一些实施例中，栅极电极312由TiN形成。

如图3A中所示，竖直NMOS晶体管304可包含栅极电极312中的一个与其P型沟道区308B的一侧横向相邻，与相对的另一侧横向相邻的是栅极电极312中的另一个；且竖直PMOS晶体管306可包含栅极电极312中的额外一个与N型沟道区310B的一侧横向相邻，与相对的另一侧横向相邻的是栅极电极312中的又一个。栅极电极312可不由竖直NMOS晶体管304和竖直PMOS晶体管306共享。竖直NMOS晶体管304和竖直PMOS晶体管306中的每一个可被视为“双栅极”，其中栅极电极312中的两个安置成与竖直NMOS晶体管304的P型沟道区308B的两个相对侧横向相邻；且栅极电极312的两个其它栅极电极安置成与竖直PMOS晶体管306的N型沟道区310B的两个相对侧横向相邻。

在额外实施例中，CMOS电路302的竖直NMOS晶体管304和竖直PMOS晶体管306中的一或多个展现不同于图3A中描绘的栅极配置的栅极配置。竖直NMOS晶体管304和竖直PMOS晶体管306中的至少一个(例如，每一个)可例如展现除“双栅极”配置以外的栅极配置。作为非限制性实例，根据本公开的额外实施例，图3B示出CMOS反相器300的简化横截面视图，其中CMOS电路302的竖直NMOS晶体管304和竖直PMOS晶体管306各自展现“单栅极”配置。如图3B中所示，仅一个栅极电极312'可安置成与竖直NMOS晶体管304的P型沟道区308B横向相邻；且仅一个其它栅极电极312'可安置成与竖直PMOS晶体管306的N型沟道区310B横向相邻。换句话说，竖直NMOS晶体管304的P型沟道区308B的仅一侧可具有与其横向相邻的栅极电极312'；且竖直PMOS晶体管306的N型沟道区310B的仅一侧可具有与其横向相邻的栅极电极312'。栅极电极312'可具有大体上类似于先前参照栅极电极312(图3A)描述的材料组成的材料组成。作为另一非限制性实例，根据本公开的未来实施例，图3C示出CMOS反相器300的简化横截面视图，其中CMOS电路302的竖直NMOS晶体管304和竖直PMOS晶体管306各自展现“环绕栅极”配置。一个栅极电极312"可大体横向环绕竖直NMOS晶体管304的P型沟道区308B的所有侧部(例如，在P型沟道区308B展现矩形横截面形状的情况下为四个侧部)；且另一栅极电极312"可大体横向环绕竖直PMOS晶体管306的N型沟道区310B的所有侧部(例如，在N型沟道区310B展现矩形横截面形状的情况下为四个侧部)。栅极电极312"可具有大体上类似于先前参照栅极电极312(图3A)描述的那些材料组成的材料组成。

返回参考图3A，竖直NMOS晶体管304的P型沟道区308B可以由至少一种P型导电材料形成并且包含至少一种P型导电材料。P型导电材料可例如包括掺杂有至少一种P型掺杂剂(例如，硼离子)的多晶硅。竖直NMOS晶体管304的P型沟道区308B可包括基本上完全填充其整个体积的实心P型导电材料；或竖直NMOS晶体管304的P型沟道区308B可包含延伸穿过其P型导电材料的开口(例如，中空、空隙、空间)，使得P型沟道区308B展现“中空沟道”配置。另外，竖直NMOS晶体管304的N型源极区308A和N型漏极区308C可各自分别由至少一种N型导电材料形成并且包含至少一种N型导电材料。N型导电材料可例如包括掺杂有至少一种N型掺杂剂(例如，砷离子、磷离子、锑离子)的多晶硅。包含N型源极区308A、P型沟道区308B和N型漏极区308C的第一半导电柱308可展现任何所要尺寸(例如，沟道宽度、沟道厚度、沟道长度)和形状(例如，矩形柱形状、圆柱形状、其组合)。借助于非限制性实例，第一半导电柱308的沟道厚度(在X方向上横向延伸)可在从约10纳米(nm)到约50nm的范围内，第一半导电柱308的沟道宽度(以垂直于沟道厚度的方式横向延伸)可在从20nm到约200nm的范围内，且第一半导电柱308的沟道长度(在Z方向上竖直延伸)可在从约50nm到约200nm的范围内。

竖直PMOS晶体管306的N型沟道区310B可以由至少一种N型导电材料形成并且包含至少一种N型导电材料。N型导电材料可例如包括掺杂有至少一种N型掺杂剂(例如，砷离子、磷离子、锑离子)的多晶硅。竖直PMOS晶体管306的N型沟道区310B可包括基本上完全填充其整个体积的实心N型导电材料；或竖直PMOS晶体管306的N型沟道区310B可包含延伸穿过其N型导电材料的开口(例如，中空、空隙、空间)，使得N型沟道区310B展现“中空沟道”配置。另外，竖直PMOS晶体管306的P型源极区310A和P型漏极区310C可各自分别由至少一种P型导电材料形成并且包含至少一种P型导电材料。P型导电材料可例如包括掺杂有至少一种P型掺杂剂(例如，硼离子)的多晶硅。包含P型源极区310A、N型沟道区310B和P型漏极区310C的第二半导电柱310可展现任何所要尺寸(例如，沟道宽度、沟道厚度、沟道长度)和形状(例如，矩形柱形状、圆柱形状、其组合)。借助于非限制性实例，第二半导电柱310的沟道厚度(在X方向上横向延伸)可在从约10纳米(nm)到约50nm的范围内，第二半导电柱310的沟道宽度(以垂直于沟道厚度的方式横向延伸)可在从20nm到约200nm的范围内，且第二半导电柱310的沟道长度(在Z方向上竖直延伸)可在从约50nm到约200nm的范围内。第二半导电柱310的尺寸可与第一半导电柱308的尺寸大体相同或不同。

CMOS反相器300的GND结构314、V_cc结构316、输出结构318和输入结构可展现常规配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规取向、常规布置)，在本文中不对其进行详细地描述。

图4A到5(包含图4A、4B、4C和5)示出可包含在本公开的TFT控制逻辑层级(例如，图2中示出的TFT控制逻辑层级200；图1中示出的第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A和第三TFT控制逻辑层级110A中的一或多个)中的根据本公开的实施例的额外TFT CMOS装置的简化横截面视图。在图4A到5和与其相关联的整个书面描述中，功能上类似的特征(例如，结构)通过类似元件符号增加100来指代。为避免重复，不会在本文中详细地描述图图4A到5中示出的全部特征。而是，除非下文另外描述，否则贯穿图4A到5(和与其相关联的书面描述)，标示为是先前所述的特征的参考编号的100增量的参考编号的特征(不管先前所述的特征是在当前段落之前首先描述，还是在当前段落之后首先描述)将理解为大体上类似于先前所述的特征。

图4A示出根据本公开的额外实施例的CMOS反相器400的简化横截面视图。CMOS反相器400包含CMOS电路402，其包括水平NMOS晶体管404，以及从水平NMOS晶体管404水平(例如，横向)位移的水平PMOS晶体管406。水平NMOS晶体管404包括半导电结构401的第一半导电区段408，其中第一半导电区段408包含N型源极区408A、N型漏极区408C，以及横向(例如，水平)处于N型源极区408A和N型漏极区408C之间的P型沟道区408B。水平PMOS晶体管406包含半导电结构401的第二半导电区段410，所述第二半导电区段410包含P型源极区410A、P型漏极区410C，以及横向处于P型源极区310A和P型漏极区310C之间的N型沟道区410B。CMOS电路402的水平NMOS晶体管404和水平PMOS晶体管406还包含与其相应沟道区(例如，P型沟道区408B、N型沟道区410B)竖直相邻的栅极电极412。另外，CMOS反相器400包含接地(GND)结构414，其连接到水平NMOS晶体管404的N型源极区408A；供电电压(V_cc)结构416，其连接到水平PMOS晶体管406的P型源极区410A；输出结构418，其连接到水平NMOS晶体管404的N型漏极区408C和水平PMOS晶体管406的P型漏极区410C；和输入结构，其连接到栅极电极412中的每一个。

如图4A中所示，在一些实施例中，栅极电极412竖直位于水平NMOS晶体管404的P型沟道区408B和水平PMOS晶体管406的N型沟道区410B之上，使得CMOS电路402的水平NMOS晶体管404和水平PMOS晶体管406各自展现“顶栅”配置。在额外实施例中，CMOS电路402的水平NMOS晶体管404和水平PMOS晶体管406中的一或多个展现不同于图4A中描绘的栅极配置的栅极配置。水平NMOS晶体管404和水平PMOS晶体管406中的至少一个(例如，每一个)可例如展现除“顶栅”配置以外的栅极配置。作为非限制性实例，根据本公开的额外实施例，图4B示出CMOS反相器400的简化横截面视图，其中CMOS电路402的水平NMOS晶体管404和水平PMOS晶体管406各自展现“底栅”配置。如图4B中所示，栅极电极412竖直位于水平NMOS晶体管404的P型沟道区408B和水平PMOS晶体管406的N型沟道区410B之下。

返回参考图4A，半导电结构401可以由至少一种半导电材料形成并且包含至少一种半导电材料，所述半导电材料例如硅(例如，非晶硅、多晶硅)、硅锗、锗、砷化镓、氮化镓和磷化铟中的一或多种。水平NMOS晶体管404和水平PMOS晶体管406可至少部分地(例如，大体)位于半导电结构401内。水平NMOS晶体管404的材料组成(包含其N型源极区408A、N型漏极区408C和P型沟道区408B的材料组成)和水平PMOS晶体管406的材料组成(包含其P型源极区410A、P型漏极区410C和N型沟道区410B的材料组成)可分别大体上类似于先前参考图3A描述的竖直NMOS晶体管304的材料组成(包含其N型源极区308A、N型漏极区308C和P型沟道区308B的材料组成)和竖直PMOS晶体管306的材料组成(包含其P型源极区310A、P型漏极区310C和N型沟道区310B的材料组成)。

如图4A中所示，水平NMOS晶体管404的不同区(例如，N型源极区408A、N型漏极区408C、P型沟道区408B)的竖直边界可与彼此大体上共面；且水平PMOS晶体管406的不同区(例如，P型源极区410A、P型漏极区410C、N型沟道区410B)的竖直边界也可与彼此大体上共面。在额外实施例中，水平NMOS晶体管404的不同区中的至少一个(例如，P型沟道区408B)的竖直边界可从水平NMOS晶体管404的不同区中的至少一个其它区(N型源极区408A、N型漏极区408C)的竖直边界偏移；且/或水平PMOS晶体管406的不同区中的至少一个(例如，N型沟道区410B)的竖直边界可从水平PMOS晶体管406的不同区中的至少一个其它区(P型源极区410A、P型漏极区410C)的竖直边界偏移。作为非限制性实例，根据本公开的额外实施例，图4C示出CMOS反相器400的简化横截面视图，其中水平NMOS晶体管404的P型沟道区408B的上部竖直边界从水平NMOS晶体管404的N型源极区408A和N型漏极区408C的上部竖直边界偏移(例如，竖直位于其之上)；且其中水平PMOS晶体管406的N型沟道区410B的上部竖直边界从水平PMOS晶体管406的P型源极区410A和P型漏极区410C的上部竖直边界偏移(例如，竖直位于其之上)。如图4C中所示，水平NMOS晶体管404的P型沟道区408B和水平PMOS晶体管406的N型沟道区410B的上部竖直边界可与半导电结构401的最上部竖直边界大体上共面；水平NMOS晶体管404的N型源极区408A和N型漏极区408C的上部竖直边界可从半导电结构401的最上部竖直边界偏移(例如，竖直位于其之下)；且水平PMOS晶体管406的P型源极区410A和P型漏极区410C的上部竖直边界可从半导电结构401的最上部竖直边界偏移(例如，竖直位于其之下)。

CMOS反相器400的GND结构414、V_cc结构416、输出结构418和输入结构可展现常规配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规取向、常规布置)，在本文中不对其进行详细地描述。

图5示出根据本公开的额外实施例的CMOS反相器500的简化横截面视图。CMOS反相器500包含CMOS电路502，其包括NMOS FinFET 504，以及从NMOS FinFET 504水平(例如，横向)位移的PMOS FinFET 506。NMOS FinFET 504包括第一半导电鳍片508，其包含N型源极区508A、N型漏极区508C，以及水平处于N型源极区508A和N型漏极区508C之间的P型沟道区508B。PMOS FinFET 506包含第二半导电鳍片510，其包含P型源极区510A、P型漏极区510C，以及水平处于P型源极区510A和P型漏极区510C之间的N型沟道区510B。CMOS电路502的NMOSFinFET 504和PMOS FinFET 506还包含与其相应沟道区(例如，P型沟道区508B、N型沟道区510B)相邻(例如，竖直相邻、横向相邻)的栅极电极512。CMOS反相器500的NMOS FinFET 504和PMOS FinFET506可位于绝缘结构501上或上方。另外，CMOS反相器500包含接地(GND)结构514，其连接到NMOS FinFET 504的N型源极区508A；供电电压(V_cc)结构516，其连接到PMOSFinFET 506的P型源极区510A；输出结构518，其连接到NMOS FinFET 504的N型漏极区508C和PMOS FinFET 506的P型漏极区510C；和输入结构，其连接到栅极电极512中的每一个。

如图5中所示，栅极电极512中的一个可中NMOS FinFET 504的第一半导电鳍片508的P型沟道区508B的相对侧(例如，相对侧表面)和顶部(例如，上表面)上方延伸。另外，栅极电极512中的另一个可在PMOS FinFET 506的第二半导电鳍片510的N型沟道区510B的相对侧(例如，相对侧表面)和顶部(例如，上表面)上方延伸。在额外实施例中，NMOS FinFET 504和PMOS FinFET 506中的一或多个(例如，每一个)展现“环绕栅极”配置。举例来说，栅极电极512中的一个可大体环绕NMOS FinFET 504的P型沟道区508B的相对侧、顶部和底部；且栅极电极512中的另一个可大体环绕PMOS FinFET 506的N型沟道区510B的相对侧、顶部和底部。在一些此类实施例中，NMOS FinFET 504的P型沟道区508B包括一或多个(例如，多个)P型导电结构，且栅极电极512中的一个的导电材料在N型源极区508A和N型漏极区508C之间大体环绕P型导电结构的表面；且PMOS FinFET 506的N型沟道区510B包括一或多个(例如，多个)N型导电结构，且栅极电极512中的另一个的导电材料在P型源极区510A和P型漏极区510C之间大体环绕N型导电结构的表面。

CMOS反相器500的绝缘结构501、GND结构514、V_cc结构516、输出结构518、输入结构和额外输入结构可展现常规配置(例如，常规尺寸、常规形状、常规导电材料组成、常规材料分布、常规取向、常规布置)，在本文中不对其进行详细地描述。

虽然图3A到5(包含图3A、3B、3C、4A、4B、4C和5)示出可包含在先前参考图1描述的堆叠结构103的叠组104(例如，第一叠组106、第二叠组108第三叠组110)中的一或多个的TFT控制逻辑层级(例如，第一TFT控制逻辑层级106A、第二TFT控制逻辑层级108A、第三TFT控制逻辑层级110A)中的至少一个的一或多个组件中的不同CMOS反相器的非限制性实例，但TFT控制逻辑层级中的至少一个的一或多个组件可包含其它装置(例如，其它CMOS装置)以及或代替先前参考图3A到5描述的CMOS反相器。借助于非限制性实例，半导体装置100(图1)的叠组104(图1)中的一或多个的TFT控制逻辑层级中的至少一个的一或多个组件可包含其它反相器(例如，其它CMOS反相器，例如平衡CMOS反相器)、发射导通门(例如，CMOS发射导通门，例如平衡CMOS发射导通门)、环形振荡器和负AND(NAND)门(例如，双输入NAND门，例如平衡双输入NAND门)中的一或多个。

因此，根据本公开的实施例的存储器装置包括基底控制逻辑结构，其包括控制逻辑装置，以及与基底控制逻辑结构电连通的堆叠结构。堆叠结构包括叠组，所述叠组各自包括存储器元件层级和与存储器元件层级电连通的控制逻辑层级，所述存储器元件层级包括存储器元件。控制逻辑层级包括选自包含解码器、感测放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新/耗损均衡装置的群组的额外控制逻辑装置。额外控制逻辑装置中的至少一个包括一电路，所述电路包括相邻的具有彼此不同的沟道导电率的横向位移晶体管。

包含根据本公开的实施例的半导体装置结构(例如，先前参考图1所描述的堆叠结构103和基底控制逻辑结构102)的半导体装置(例如，先前参考图1所描述的半导体装置100)可用于本公开的电子系统的实施例中。举例来说，图6是根据本公开的实施例的说明性电子系统600的框图。电子系统600可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板计算机(例如或平板计算机)、电子书、导航装置等。电子系统600包含至少一个存储器装置602。至少一个存储器装置602可包含例如先前在本文中所描述的半导体装置(例如，先前参考图1所描述的半导体装置100)的实施例，其中半导体装置的堆叠结构(例如，堆叠结构102)的不同叠组(例如，叠组104)各自包含包括控制逻辑装置的组合件的控制逻辑层级(例如，先前参考图2描述的TFT控制逻辑层级200)，控制逻辑装置中的至少一个包含至少一个展现横向位移的晶体管(例如，横向位移的竖直晶体管、横向位移的水平晶体管、横向位移的FinFET)的装置(例如，TFT CMOS装置)。电子系统600可另外包含至少一个电子信号处理器装置604(常常被称为“微处理器”)。电子信号处理器装置604可任选地包含先前在本文中所描述的半导体装置(例如，先前参考图1所描述的半导体装置100)的实施例。电子系统600可另外包含用于由用户将信息输入到电子系统600的一或多个输入装置606，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统600可另外包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置608，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置606和输出装置608可包括单个触摸屏装置，其可用于向电子系统600输入信息并向用户输出视觉信息。一或多个输入装置606和输出装置608可与存储器装置602和电子信号处理器装置604中的至少一个电连通。

因此，根据本公开的实施例，电子系统包括具有堆叠结构的半导体装置。堆叠结构包括叠组，所述叠组各自包括存储器元件层级和与存储器元件层级电连通并且包括控制逻辑装置的控制逻辑层级，所述存储器元件层级包括存储器元件。所述叠组中的一或多个的控制逻辑层级的控制逻辑装置中的至少一个包括至少一个展现横向位移的晶体管的装置。

与常规装置、常规结构、常规组合件、常规系统和常规方法相比，本公开的装置、结构、组合件、系统和方法有利地促进半导体装置性能改进，成本(例如，制造成本、材料成本)减小，组件的小型化提高，封装密度变大。与常规装置、常规结构、常规组合件、常规系统和常规方法相比，本公开的装置、结构、组合件、系统和方法也可改进性能、可扩展性、效率和简单性。

在下文描述本公开的另外的非限制性实例实施例。

实施例1：一种半导体装置，其包括：堆叠结构，其包括叠组，所述叠组各自包括：存储器元件层级，其包括存储器元件；和控制逻辑层级，其与所述存储器元件层级电连通并且包括控制逻辑装置，所述叠组中的一或多个的所述控制逻辑层级的所述控制逻辑装置中的至少一个包括至少一个展现彼此横向位移的晶体管的装置。

实施例2：根据实施例1所述的半导体装置，其另外包括与所述堆叠结构电连通并且包括额外控制逻辑装置的基底控制逻辑结构。

实施例3：根据实施例2所述的半导体装置，其中所述基底控制逻辑结构的所述额外控制逻辑装置与所述堆叠结构的所述叠组中的每一个的所述控制逻辑层级的所述控制逻辑装置相比展现不同配置并且具有不同操作功能。

实施例4：根据实施例1到4中任一实施例所述的半导体装置，其另外包括存取装置层级，所述存取装置层级包括电连接到所述存储器元件层级的所述存储器元件的存取装置，所述控制逻辑层级与所述存取装置层级电连通。

实施例5：根据实施例1到4中任一实施例所述的半导体装置，其中所述存储器元件层级另外包括电连接到所述存储器元件的存取装置。

实施例6：根据实施例1到5中任一实施例所述的半导体装置，其中所述至少一个装置包括至少一个电路，所述至少一个电路包括：第一晶体管，其包括P型源极区、P型漏极区、处于所述P型源极区和所述P型漏极区之间的N型沟道区，以及与所述N型沟道区相邻的至少一个栅极电极；和第二晶体管，其从所述第一晶体管横向位移并且包括N型源极区、N型漏极区、处于所述N型源极区和所述N型漏极区之间的P型沟道区，以及与所述P型沟道区相邻的至少一个额外栅极电极。

实施例7：根据实施例6所述的半导体装置，其中所述第一晶体管包括第一竖直晶体管，所述第一竖直晶体管包括所述P型源极区、所述P型漏极区、竖直处于所述P型源极区和所述P型漏极区之间的所述N型沟道区，以及与所述N型沟道区横向相邻的至少一个栅极电极；且所述第二晶体管包括第二竖直晶体管，所述第二竖直晶体管包括所述N型源极区、所述N型漏极区、竖直处于所述N型源极区和所述N型漏极区之间的所述P型沟道区，以及与所述P型沟道区横向相邻的至少一个额外栅极电极。

实施例8：根据实施例7所述的半导体装置，其中所述第一竖直晶体管展现包括与其所述N型沟道区的相对侧横向相邻的栅极电极的第一双栅极配置；且所述第二竖直晶体管展现包括与其所述P型沟道区的相对侧横向相邻的额外栅极电极的第二双栅极配置。

实施例9：根据实施例7所述的半导体装置，其中所述第一竖直晶体管展现仅包括一个与其所述N型沟道区横向相邻的栅极电极的第一单栅极配置；且所述第二竖直晶体管展现仅包括一个与其所述P型沟道区横向相邻的其它栅极电极的第二单栅极配置。

实施例10：根据实施例7所述的半导体装置，其中所述第一竖直晶体管展现包括大体环绕其所述N型沟道区的所有侧部的栅极电极的第一环绕栅极配置；且所述第二竖直晶体管展现包括大体环绕其所述P型沟道区的所有侧部的另一栅极电极的第二环绕栅极配置。

实施例11：根据实施例7到10中任一实施例所述的半导体装置，其中所述第一竖直晶体管的所述N型沟道区包括大体填充所述N型沟道区的整个体积的实心N型导电材料；且所述第二竖直晶体管的所述P型沟道区包括大体填充所述P型沟道区的整个体积的实心P型导电材料。

实施例12：根据实施例7到10中任一实施例所述的半导体装置，其中所述第一竖直晶体管的所述N型沟道区展现延伸到其N型导电材料中的开口；且所述第二竖直晶体管的所述P型沟道区展现延伸到其P型导电材料中的另一开口。

实施例13：根据实施例6所述的半导体装置，其中所述第一晶体管包括第一水平晶体管，所述第一水平晶体管包括所述P型源极区、所述P型漏极区、横向处于所述P型源极区和所述P型漏极区之间的所述N型沟道区，以及与所述N型沟道区竖直相邻的栅极电极；且所述第二晶体管包括第二水平晶体管，所述第二水平晶体管包括所述N型源极区、所述N型漏极区、横向处于所述N型源极区和所述N型漏极区之间的所述P型沟道区，以及与所述P型沟道区竖直相邻的额外栅极电极。

实施例14：根据实施例13所述的半导体装置，其中所述第一水平晶体管展现包括竖直位于其所述N型沟道区之上的栅极电极的第一顶栅配置；且所述第二水平晶体管展现包括竖直位于其所述P型沟道区之上的所述额外栅极电极的第二顶栅配置。

实施例15：根据实施例13所述的半导体装置，其中所述第一水平晶体管展现包括竖直位于其所述N型沟道区之下的所述栅极电极的第一底栅配置；且所述第二水平晶体管展现包括竖直位于其所述P型沟道区之下的另一栅极电极的第二底栅配置。

实施例16：根据实施例13到15中任一实施例所述的半导体装置，其中所述第一水平晶体管的所述P型源极区、所述P型漏极区、所述N型沟道区的上表面与彼此大体上共面；且所述第二水平晶体管的所述N型源极区、所述N型漏极区、所述P型沟道区的上表面与彼此大体上共面。

实施例17：根据实施例13到15中任一实施例所述的半导体装置，其中所述第一水平晶体管的所述P型源极区、所述P型漏极区、所述N型沟道区中的两个或更多个的上表面彼此偏移；且所述第二水平晶体管的所述N型源极区、所述N型漏极区、所述P型沟道区中的两个或更多个的上表面彼此偏移。

实施例18：根据实施例6所述的半导体装置，其中所述第一晶体管包括第一FinFET，所述第一FinFET包括所述P型源极区、所述P型漏极区、横向处于所述P型源极区和所述P型漏极区之间的所述N型沟道区，以及在所述N型沟道区上方延伸的栅极电极；且所述第二晶体管包括第二FinFET，所述第二FinFET包括所述N型源极区、所述N型漏极区、横向处于所述N型源极区和所述N型漏极区之间的所述P型沟道区，以及在所述P型沟道区上方延伸的额外栅极电极。

实施例19：根据实施例18所述的半导体装置，其中所述栅极电极在所述第一FinFET的所述N型沟道区的相对侧表面和上表面上方延伸；且所述额外栅极电极在所述第二FinFET的所述P型沟道区的相对侧表面和上表面上方延伸。

实施例20：根据实施例18所述的半导体装置，其中所述栅极电极大体环绕所述第一FinFET的所述N型沟道区的不被所述P型源极区和所述P型漏极区覆盖的所有表面；且所述额外栅极电极大体环绕所述第二FinFET的所述P型沟道区的不被所述N型源极区和所述N型漏极区覆盖的所有表面。

实施例21：一种存储器装置，其包括：基底控制逻辑结构，其包括控制逻辑装置；和堆叠结构，其与所述基底控制逻辑结构电连通并且包括叠组，所述叠组各自包括：存储器元件层级，其包括存储器元件；和控制逻辑层级，其与所述存储器元件层级电连通并且包括选自包含解码器、感测放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新/耗损均衡装置的群组的额外控制逻辑装置，所述额外控制逻辑装置中的至少一个包括一电路，所述电路包括相邻的具有彼此不同的沟道导电率的横向位移晶体管。

实施例22：根据实施例21所述的存储器装置，其中所述基底控制逻辑结构的控制逻辑装置包括电荷泵、延迟锁定环路装置和漏极供电电压调节器中的一或多个。

实施例23：根据实施例21和22中的一个实施例所述的存储器装置，其中所述叠组中的每一个的所述控制逻辑层级分别包括所述电路。

实施例24：根据实施例21和22中的一个实施例所述的存储器装置，其中所述堆叠结构的所述叠组中的每一个的所述控制逻辑层级展现与所述堆叠结构的所述叠组的每一个其它叠组的所述控制逻辑层级的配置基本上相同的配置。

实施例25：根据实施例21到23中任一实施例所述的存储器装置，其中所述电路的所述相邻的横向位移晶体管包括竖直晶体管。

实施例26：根据实施例21到23中任一实施例所述的存储器装置，其中所述电路的所述相邻的横向位移晶体管包括水平晶体管。

实施例27：根据实施例21到23中任一实施例所述的存储器装置，其中所述电路的所述相邻的横向位移晶体管包括鳍式场效应晶体管。

实施例28：根据实施例21到27中任一实施例所述的存储器装置，其另外包括存取装置层级，所述存取装置层级包括电连接到所述存储器元件层级的所述存储器元件的存取装置，所述控制逻辑层级与所述存取装置层级电连通。

实施例29：一种薄膜晶体管控制逻辑组合件，其包括选自包含解码器、感测放大器、字线驱动器、修复装置、存储器测试装置、多路复用器、错误检查和校正装置以及自刷新/耗损均衡装置的群组的控制逻辑装置，所述控制逻辑装置中的至少一个包括至少一个展现具有从具有P型沟道区的另一晶体管横向位移的N型沟道区的晶体管的装置。

实施例30：一种操作半导体装置的方法，其包括：使用各自包括存储器单元的多个叠组的控制逻辑层级控制具有所述多个叠组的堆叠结构的功能，所述控制逻辑层级各自包括至少一个展现横向位移晶体管的控制逻辑装置；和使用与所述堆叠结构的所述控制逻辑层级电连通的基底控制逻辑结构控制所述堆叠结构的额外功能。

实施例31：一种电子系统，其包括：半导体装置，其包括：堆叠结构，其包括叠组，所述叠组各自包括：存储器元件层级，其包括存储器元件；和控制逻辑层级，其与所述存储器元件层级电连通并且包括控制逻辑装置，所述叠组中的一或多个的所述控制逻辑层级的所述控制逻辑装置中的至少一个包括至少一个展现横向位移晶体管的装置。

虽然本公开易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开涵盖落入以下所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。