阅读说明：本技术 含有与nmos平台垂直集成的pmos平台的组合件，及形成集成组合件的方法 (Assembly containing PMOS mesa vertically integrated with NMOS mesa, and method of forming integrated assembly ) 是由 S·E·西里斯 K·D·拜格尔 于 2018-12-07 设计创作，主要内容包括：一些实施例包含具有CMOS层的组合件。所述CMOS层包含PMOS平台及NMOS平台,其中所述平台相对于彼此垂直偏移。所述PMOS平台具有彼此基本上相同的p沟道晶体管,且所述NMOS平台具有彼此基本上相同的n沟道晶体管。绝缘区域在所述PMOS平台与所述NMOS平台之间。所述CMOS层具有一或多个电路组件,所述电路组件包含所述n沟道晶体管中的一或多个,所述n沟道晶体管中的所述一或多个通过延伸穿过所述绝缘区域的一或多个导电互连件与所述p沟道晶体管中的一或多个耦合。一些实施例包含形成组合件以包括一或多个CMOS层的方法。(Some embodiments include an assembly having CMOS layers. The CMOS layer includes a PMOS mesa and an NMOS mesa, where the mesas are vertically offset with respect to each other. The PMOS platforms have p-channel transistors that are substantially identical to each other and the NMOS platforms have n-channel transistors that are substantially identical to each other. An isolation region is between the PMOS mesa and the NMOS mesa. The CMOS layer has one or more circuit components including one or more of the n-channel transistors coupled with one or more of the p-channel transistors by one or more conductive interconnects extending through the insulating region. Some embodiments include methods of forming an assembly to include one or more CMOS layers.)

具体实施方式

一些实施例包含具有邻近集成装置层(例如，存储器阵列层、传感器层等)的CMOS层的组合件；其中CMOS层具有从NMOS平台垂直偏移的PMOS平台。CMOS层的PMOS及NMOS平台的垂直堆叠可以使得CMOS层能够高度集成。在一些实施例中，PMOS及NMOS平台可包括比常规CMOS的晶体管更适合于较低温度处理的薄膜晶体管；此可使得能够在集成装置层之后制作CMOS层。在一些实施例中，CMOS层可相对于集成装置层垂直地堆叠。在一些实施例中，垂直堆叠可包括一对集成装置层及在集成装置层之间的CMOS层。参考图1至24来描述实例实施例。

一些实施例包含组合件，在所述组合件中，CMOS层相对于集成装置层垂直地偏移，且来自集成装置层的一或多个结构与CMOS层的一或多个电路组件耦合。图1至3展示实例组合件5至7，其中CMOS层相对于集成电路层垂直地偏移。集成电路层可包含任何合适的集成电路；例如，存储器/存储装置、传感器等。

图1展示其中CMOS层12在集成电路层14下方的配置，且图2展示其中CMOS层12在集成电路层14上方的配置。在每一状况下，CMOS层包括垂直堆叠在第二平台18上方的第一平台16，其中所述平台中的一个为PMOS平台，且另一个为NMOS平台。在所说明实施例中，PMOS平台在NMOS平台上方。在其它实施例中，NMOS平台可在PMOS平台上方。

图1及2的实施例具有与单个集成电路层相关联的单个CMOS层。在其它实施例中，可存在两个或多于两个CMOS层及/或两个或多于两个集成电路层。例如，图3展示其中存在三个集成电路层14a至c以及两个CMOS层12a及12b的配置。CMOS层12a可包括与来自集成电路层14a及14b中的一个或两个的结构耦合的组件；且类似地，CMOS层12b可包括与来自集成电路层14b及14c中的一个或两个的结构耦合的组件。在一些实施例中，图3的集成电路层14a至c可全部包括彼此相同类型的电路系统(例如，可全部包括存储器/存储装置)；且在其它实施例中，集成电路层中的至少一个可包括相对于集成电路层中的至少另一个不同类型的电路系统(例如，集成电路层中的一个可主要包括传感器，而另一个主要包括存储器)。

图3的集成电路层被标记为14a至c，以使得可以将所说明三个集成电路层彼此区分开，且图3的CMOS层被标记为12a、12b，以使得可将所说明两个CMOS层彼此区分开。然而，在一些实施例中，简单地将图3的所有集成电路层统称为层14为有用的；且一般将图3的所有CMOS层称为层12。

图1至3的CMOS层12经展示包括两个平台，其中平台中的一个为PMOS平台，且另一个为NMOS平台。在其它实施例中，CMOS层可包括多于两个平台；其中平台中的至少一个为PMOS平台，且平台中的至少另一个为NMOS平台。例如，实例CMOS层可包括两个NMOS平台之间的PMOS平台；两个PMOS平台之间的NMOS平台；在PMOS平台与NMOS平台之间交替的两个或多于两个总平台，等等。

图1至3的CMOS层可包括任何合适的配置。在一些实施例中，CMOS层可包括适合在相对低温条件下制作的薄膜晶体管(TFT)，使得可在形成一或多个集成电路层之后制造CMOS层。图4及5说明用于CMOS层12的实例配置，其中配置中的每一个展示垂直地夹在下部平台20与上部平台24之间的中央平台22。图4的所说明配置具有垂直地夹在一对PMOS平台之间的NMOS平台，且图5的所说明配置具有垂直地夹在一对NMOS平台之间的PMOS平台。

图4及5的下部平台20具有多个晶体管30a至d，中央平台22具有多个晶体管32a至d，且上部平台24具有多个晶体管34a至d。晶体管中的每一个具有垂直延伸半导体柱36(只有一些被标记)；其中每一柱包括上部源极/漏极区域38、下部源极/漏极区域40，以及在上部/下部源极/漏极区域之间的沟道区域42(仅源极/漏极区域38、源极/漏极区域40及沟道区域42中的少数被标记)。每一晶体管(30a-d、32a-d及34a-d)包括沿着沟道区域42的栅极介电材料44及沿着栅极介电材料44的导电栅极材料46(仅栅极介电材料44及导电栅极材料46中的一些被标记)。栅极材料46经配置为晶体管栅极48，所述晶体管栅极通过沟道区域42将上部源极/漏极区域38及下部源极/漏极区域40彼此门控地耦合(仅晶体管栅极48中的一些被标记)。

半导体柱36可包括任何合适的半导体材料；包含，例如，硅、锗、III/V族装置(例如磷化镓)、半导体氧化物等中的一或多个。

栅极介电材料44可包括任何合适的组合物或组合物的组合；包含例如二氧化硅、氮化硅、高k电介质等中的一或多个。

栅极材料46可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。

PMOS装置的源极/漏极区域38及40为p型掺杂的，而NMOS装置的源极/漏极区域38及40为n型掺杂的。在一些实施例中，PMOS装置(例如，图4的PMOS晶体管30a至d及34a至d)可被称为p沟道晶体管，且NMOS装置(例如，图4的NMOS晶体管32a至d)可被称为n沟道晶体管。PMOS晶体管可具有n型掺杂沟道(即，主体)区域，但根据普遍接受的说法，由于沟道经操作以在p型源极/漏极区域之间传导电洞而被称为p沟道装置。类似地，NMOS晶体管可以具有p型掺杂的沟道(即体)区域，但根据通常接受的说法，由于沟道经操作以在n型源极/漏极区域之间传导电子而被称为n沟道装置。

图4及5的个别平台20、22及24中的每一个内的晶体管可彼此大体上相同(其中术语“大体上相同”意指在合理的制造及测量容差内相同)。例如，图4的上部平台24的所有p沟道晶体管34a至d可彼此大体上相同。此外，在一些实施例中，上部平台24内的晶体管可以与下部平台20内的晶体管大体上相同。在其它实施例中，上部平台24内的晶体管可与下部平台20内的晶体管在一或多个特征方面不同，例如，在有效栅极宽度、有效栅极长度、阈值电压、导通电流、截止电流等中的一或多个方面。在一些实施例中，图4的下部平台20可被称为第一PMOS平台，且晶体管30a至d可被称为作为第一p沟道晶体管；图4的上部平台24可被称为第二PMOS平台，且晶体管34a至d可被称为第二p沟道晶体；且可认为图4的NMOS平台22在第一PMOS平台与第二PMOS平台之间。在一些实施例中，图5的下部平台20可被称为第一NMOS平台，且晶体管30a至d可被称为第一n沟道晶体管；图5的上部平台24可被称为第二NMOS平台，且晶体管34a至d可被称为第二n沟道晶体管，且可认为图5的PMOS平台22在第一NMOS平台与第二NMOS平台之间。

图4及5的平台20、22及24中的每一个内的晶体管通过绝缘材料57彼此侧向间隔开。此绝缘材料可包括任何合适的组合物或组合物的组合；且在一些实施例中，可包括氮化硅、二氧化硅、氧化铝等中的一或多个。在一些实例实施例中，绝缘材料57可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。在一些实例实施例中，绝缘材料57可包括两种或多于两种离散组合物；例如，绝缘材料堆叠。在一些实例实施例中，绝缘材料57可部分或大体上完全由气隙或空隙组成。

在图4及5的实施例中，平台20、22及24与绝缘区域50、52、54及56交替。此类绝缘区域包括绝缘材料58。绝缘材料58可包括任何合适的组合物或组合物的组合；且在一些实施例中，可包括二氧化硅，大体上由其组成，或由其组成。尽管绝缘材料58经展示为单一均质组合物，但在其它实施例中，材料58可包括多个离散组合物；例如不同组合物的垂直堆叠。此外，尽管所有绝缘区域50、52、54及56经展示包括相同绝缘材料58，但在其它实施例中，绝缘区域50、52、54及56中的一或多个可包括不同于其他绝缘区域中的一或多个的绝缘材料。

在图4及5的所说明实施例中，绝缘材料60在NMOS/PMOS平台20、22和24内从邻近源极/区域38及40之间侧向延伸。在一些实施例中，此绝缘材料60可与材料57及58不同，且在其它实施例中，绝缘材料60可与绝缘材料57及58中的一或两个相同。如果绝缘材料57、58及60中的任何一个为彼此相同的组合物，那么其可合并成单个绝缘组合物而非所说明单独的组合物。在下文所描述的实施例中，各种绝缘材料57、58及60由单个绝缘材料替换(例如，材料57及58可由单个材料57替换、材料58及60可由单个材料58替换，等)，以便简化图式。然而，应理解，此类实施例可替代地包括任何或所有不同的材料57、58及60，及/或可包括除材料57、58及60之外的额外绝缘材料。

一些实施例包含CMOS层内的电路组件，其中此类电路组件包含来自CMOS层的一个平台的与CMOS层的另一平台的p沟道晶体管耦合的n沟道晶体管。参考图6至12来描述实例实施例。

参考图6，在图的右侧上说明CMOS层12的区域。此区域包含平台20、22及24；且绝缘区域52与平台交替。下部平台20及上部平台24为PMOS平台，且分别包括p沟道晶体管30a及34a。中间平台22为NMOS平台，且包括n沟道晶体管32a。第一导电互连件62将p沟道晶体管34a的下部源极/漏极区域40与n沟道晶体管32a的上部源极/漏极区域38电耦合，且第二导电互连件64将N沟道晶体管32a的下部区域40与具有p沟道晶体管30a的上部源极/漏极区域38电耦合。

第一导电互连件62及第二导电互连件64可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。第一互连件62及第二绝缘材料64可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。

藉由将晶体管30a、32a及34a彼此耦合来形成CMOS电路组件70。图6左侧上的示意图说明电路组件70。此电路组件70可通过以下步骤而电耦合至形成在CMOS层12上面及/或下面的集成电路系统14(图1至3)：将晶体管栅极48中的一或多个与集成电路系统内的一或多个结构耦合，及/或将上部晶体管34a的源极/漏极38与集成电路系统内的一或多个结构耦合，及/或将下部晶体管30a的源极/漏极区域40与集成电路系统内的一或多个结构耦合。图6示意性地说明与晶体管34a相关联的上部晶体管栅极48，上部晶体管栅极48与邻近CMOS层12的集成电路系统14内的结构66耦合。结构66可为例如存储器/存储单元、传感器等。在一些实施例中，栅极48可延伸到字线，所述字线与横跨集成电路系统14内的存储器阵列延伸的字线耦合。

图6的实施例将集成电路系统14示意性地说明为垂直在CMOS层12的上面。在其它实施例中，集成电路系统14可侧向邻近CMOS层12，在CMOS层12下面，或在相对于CMOS层12的任何其它合适的位置中。

图6的CMOS电路组件70包括第一p沟道晶体管30a及第二p沟道晶体管34a，以及n沟道晶体管32a。可将此CMOS组件70视为代表一类组件，包括至少一个第一p沟道晶体管(即，图4的晶体管30a至d中的至少一个)，至少一个第二p沟道晶体管(即，图4的晶体管34a至d中的至少一个)及至少一个n沟道晶体管(即，图4的晶体管32a至d中的至少一个)。模拟CMOS电路组件可包括至少一个第一n沟道晶体管(即，图5的晶体管30a至d中的至少一个)、至少一个第二n沟道晶体管(即，图5的晶体管34a至d中的至少一个)及至少一个p沟道晶体管(即，图5的晶体管32a至d中的至少一个)。

参考图7，说明另一CMOS电路组件72。图7的CMOS层12包括通过互连件62耦合到n沟道晶体管32a的上部p沟道晶体管34a。然而，下部p沟道晶体管(在图4中显示为晶体管30a)经修改为变成导电互连件。具体地，用导电材料74替换半导体材料柱36(相对于晶体管30a在图4中示出)。导电材料74经配置为延伸穿过CMOS层12的下部平台20的导电互连件76。n沟道晶体管32a的下部源极/漏极区域40通过互连件64与导电互连件76耦合。导电互连件76可延伸到CMOS层12之外的电路系统，且在一些实施例中，可延伸到与集成电路层(例如，图2及3的层14中的一个)相关联的电路系统。替代地，或另外地，图7的组件72可通过晶体管32a及34a的栅极48中的一个或两个，及/或通过上部晶体管34a的上部源极/漏极区域38与集成电路层的集成电路系统耦合。

导电材料74可包括任何合适的导电组合物，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。

图7的实施例展示在栅极电介质44与互连件76之间形成的任选绝缘材料78。绝缘材料78可包括任何合适的组合物；且在一些实施例中可包括二氧化硅及/或其它合适的低k材料，基本上由其组成或由其组成，以减少底层20的栅极48与互连件76之间的电容耦合(其中“低k”意指介电常数小于或等于二氧化硅的介电常数)。如果在没有材料78的情况下发现电容耦合在可接受容差内，则可省略此材料。

图7的组件72为具有延伸穿过CMOS平台(例如平台20、22及24)中的一个的导电互连件(例如，互连件76)的半导体组件的实例。可利用图5的配置而非图4的配置来形成类似组件；且此组件将包括平台24内的上部NMOS晶体管，所述上部NMOS晶体管耦合至平台22内的PMOS晶体管，所述PMOS晶体管又与平台20内的导电互连件耦合。

图8展示CMOS电路组件80，其出说明另一实施例，其中垂直互连件76延伸穿过CMOS层的平台(例如，平台20、22及24)中的一个。图8的实施例具有互连件76，所述互连件76延伸穿过中间层22且将上部PMOS晶体管34a与下部PMOS晶体管30a耦合(在一些实施例中，延伸穿过CMOS层的中间平台的互连件可用于横跨此层分流)。可认为图8的实施例具有穿过第二平台22的导电互连件76的区域。可认为导电互连件76的区域是由直接接触导电互连件的区域的第一绝缘材料78侧向地环绕。可认为第一绝缘材料78是由直接接触第一绝缘材料的第二绝缘材料44(在图7中标记)侧向地环绕。第一及第二绝缘材料可能彼此不同。

图8的实施例利用图4中所展示的类型的CMOS层。代替图4的那些平台，可利用图5中所展示类型的平台形成模拟电路组件，且此模拟电路组件将具有与下部NMOS晶体管30a耦合的上部NMOS晶体管34a。

图6至8的组件70、72及80说明CMOS层的平台之间的垂直互连(即，说明垂直偏置晶体管之间的串联连接)。在一些实施例中，可形成水平连接以耦合共用CMOS平台内的晶体管，以便在此类晶体管之间形成并联连接。图9说明反相器82，反相器82在CMOS层的上部平台24内的p沟道晶体管34a至c之间具有并联连接84及86，且在上部平台的晶体管34c与下部平台的n沟道晶体管32c之间具有垂直连接62。图9左侧的电路图说明沿着字线(WL)的晶体管34及32，其中应理解，与每一晶体管相关联的晶体管栅极48可沿着相对于图9延伸出入页面的字线。(下文参考图13B-1及13B-2展示及描述CMOS平台内的实例字线)。

尽管图9的CMOS层12经展示仅包括两个平台(22及24)，但应理解，在一些实施例中，CMOS层内可存在额外平台(例如，图4的平台20)。

图9的反相器82可通过图9中示意性说明的互连件88与集成电路系统(例如，参考图1至3所描述的集成电路层14)耦合。

图9的实施例为反相器，其具有比另一类型的晶体管多的一种类型的晶体管(且具体地，展示比NMOS晶体管多的PMOS晶体管)。在反相器内利用比NMOS晶体管多的PMOS晶体管可能为有利的，以便相对于横跨NMOS晶体管的电消耗平衡横跨PMOS晶体管的消耗。然而，在其它实施例中，模拟反相器可包括相等数目的PMOS晶体管及NMOS晶体管，或可包括比PMOS晶体管多的NMOS晶体管。

图10展示可以形成为延伸穿过CMOS层的数个垂直间隔开的平台的CMOS电路组件的另一实施例，且具体展示传输通过门90的实例。此传输通过门可利用输入(在图10中经展示为“IN”)及/或输出(在图10中经展示为“OUT”)与相对于层12垂直偏移的一或多个层(例如，上文参考图1至3所描述的层14中的一或多个)的集成电路系统耦合。所出说明传输通过门利用并联并与一个NMOS晶体管(32d)耦合的三个PMOS晶体管(30a至c)。在其它实施例中，类似过渡通过栅极可利用PMOS晶体管与NMOS晶体管的不同比率，而非图10的3:1比率。

图11展示CMOS电路组件的另一实施例，且具体展示双输入“与非”电路92的实例。输入在示意图中被标记为V1及V2，且可为任何合适的输入。

图11的双输入“与非”电路包括相等数目个PMOS晶体管及NMOS晶体管。图12展示双输入“与非”电路92的替换实施例，其中存比NMOS晶体管多的PMOS晶体管。此可相对于NMOS晶体管平衡横跨PMOS晶体管的电消耗及/或可以相对于NMOS晶体管平衡横跨PMOS晶体管的其它电性质。图12的所说明电路包括六个PMOS晶体管及两个NMOS晶体管。在其它实施例中，PMOS晶体管与NMOS晶体管的比率可不同于图12的实施例中所展示的3:1比率。

在一些实施例中，可认为CMOS层的每一平台是包括多个大体上相同晶体管的模块，且认识到可以通过提供共用模块(即，平台)内的经水平间隔开的晶体管之间的并联连接来在CMOS层内形成电路组件，彼此直接邻近的模块中的垂直间隔开的晶体管之间串联连接(即，在一个平台中的PMOS晶体管与直接邻近的平台中的NMOS晶体管之间形成连接)及/或在彼此非直接邻近的垂直间隔开的平台内的装置之间的串联连接(即，通过横跨一或多个平台垂直分流，以使得它们从此类一或多个平台上面的晶体管到此类一或多个平台下面的另一晶体管形成连接)。可利用任何合适的方法来进行连接。参考图13至24描述实例方法。

参考图13，组合件10包括CMOS层的第一平台20。平台20包括多个第一晶体管30a至e。所述晶体管可彼此大体上相同，且可全部为相同的晶体管类型；其中此晶体管类型为p沟道型或n沟道型。因此，晶体管30a至e可对应于图4的p沟道晶体管或图5的n沟道晶体管。

晶体管30a至e中的每一个包括垂直延伸半导体柱36，半导体柱36具有在上部源极/漏极区域38与下部源极/漏极区域40之间的沟道区域42。晶体管30a至e中的每一个还包括侧向沿着沟道区域42的栅极介电材料44，且包括沿着栅极介电材料44且通过栅极介电材料从沟道区域42侧向偏移的栅极材料46。栅极材料46经配置为晶体管栅极48。

第一平台20可通过任何适当处理形成。在一些实施例中，晶体管30a至e为利用低温处理(即，不超过约500℃的处理)形成的薄膜晶体管(TFT)。在此类实施例中，平台20可在形成集成电路层(例如，图1至3的层14中的一个)之后形成，而不会不利地影响集成电路层内的组件。因此，也可在形成集成电路层之前形成平台20。

晶体管30a至e通过绝缘材料100彼此侧向地间隔开。此类绝缘材料可包含任何合适的组合物或组合物的组合；例如，上文相对于图4及5的绝缘材料57、58及60所论述的组合物中的一或多个。

图13的构造10经展示为具有横跨绝缘材料100的上部表面和横跨垂直延伸半导体柱36的上部表面延伸的平坦化上部表面101。

图13A展示图13的构造10的俯视图，并且展示晶体管30a至e为阵列102的一部分；其中此阵列除了晶体管30a至e外还包括许多其它晶体管。其它晶体管被标记为晶体管30，且可与晶体管30a至e大体上相同。在下面的描述中，为了简化对阵列102的描述，阵列102的所有晶体管可被称为晶体管30，或如果一些晶体管有益地解释晶体管或阵列的方面，那么所述一些晶体管可具体地被称为晶体管30a至e。

可认为阵列102包括行及列。在一些实施例中，可认为行沿着轴线1所表示的第一方向延伸，且可认为列沿着轴线2所表示的第二方向延伸；其中轴线2的第二方向与轴线1的第一方向交叉。在所说明实施例中，轴线1及2大体上彼此正交(其中术语“大体上正交”意指在合理的制作及测量容差内正交)。

跨过图13A的线C-C表示图13的横截面图的位置。

图13B-1及13B-2展示相对于一对替换实施例的沿着图13的线B-B的视图。图13B-1及13B-2展示配置为字线WL1至WL5的栅极材料46；其中此类字线沿着轴线1的行方向延伸。在图13B-1的实施例中，字线WL1至WL5中的每一个包括一对组件，所述一对组件沿着阵列102的行在晶体管30之间的中间区域104中通过绝缘材料100彼此间隔开。相比之下，图13B-2的实施例展示字线完全围绕晶体管30的柱36缠绕且在中间区域104内为单个结构。在一些应用中可能期望利用图13B-2的实施例，因为栅极材料44完全围绕半导体柱36缠绕可使得与当栅极材料46仅部分地环绕第二柱36时可实现的耦合相比在晶体管栅极48与晶体管30的沟道区域42之间实现较佳耦合。替换地，如果此实施例比图13B-2的实施例更容易制作，那么在一些应用中图13B-1的实施例可为优选的。

尽管在图13B-1的实施例中材料100经展示在中间区域104内，但应理解，在其它实施例中，可在此中间区域内提供与材料100不同的绝缘材料。

参考图14及14A，掩蔽材料106形成在第一平台20上方，且具体地沿着平坦化上部表面101形成。掩蔽材料106可包括任何合适的组合物；且在一些实施方案中，可包括光致抗蚀剂，大体上由其组成，或由其组成。

参考图15及15A，将掩模材料106图案化以暴露一些半导体材料柱36的上部表面。

参考图16及16A，将暴露的半导体材料柱移除，以留下延伸穿过平台20的空隙108。空隙108在半导体材料柱36先前所处的位置中。一旦从晶体管30c及30d内移除半导体材料柱36(其中在图15中展示晶体管30c及30d)，此类晶体管变成其它组件，且因此不再被标记为晶体管30c及30d。

参考图17及17A，横跨掩蔽材料106且在空隙108内形成导电材料74。导电材料74可包括上文参考图7所描述的组合物中的任何组合物。在一些实施例中，导电材料74可被称为第一导电材料，以将其与在导电材料74之后形成的另一导电材料区分开。

在所展示实施例中，在空隙内形成导电材料74之前，用绝缘材料78对此类空隙加衬。绝缘材料78可包括上文参考图7所描述的组合物中的任何组合物。在一些实施例中，可认为栅极介电材料44是沿着空隙108的段112暴露。绝缘材料78可被称为介电材料，且可认为其为额外介电材料(即，除了栅极介电材料44之外)。可认为额外介电材料78为沿着空隙108的段112形成的，以使空隙的此类段变窄。

绝缘材料78为任选的，且在一些实施例中可省略；其中上文参考图7论述用于判定是否包含材料78的实例注意事项。

参考图18及18A，从表面101上方移除材料74、78及106。此移除可包括任何合适的处理，例如平面化(例如，化学机械抛光，[CMP])。保留在空隙108内的导电材料74成为导电互连件76，其中此类导电互连件延伸穿过平台20。在一些实施例中，导电互连件76可被称为第一导电互连件，以将其与在随后工艺阶段形成的其它导电互连件区分开。

参考图19及19A，横跨平台20的上部表面101形成绝缘材料58，并将其图案化以具有穿过其中延伸的开口120。在一些实施例中，可认为绝缘材料58是形成在平台20上方的绝缘区域。开口120暴露图13A的阵列102的一些垂直延伸半导体柱36的位置。在图19及19A的处理阶段处，某此类位置中的一些仍保留半导体柱36，而一些具有导电互连件76。存在于图19及19A的处理阶段处的柱36及互连件76可被统称为垂直延伸结构36/76。

开口120中的一些包括在垂直延伸结构36/76中的两个或多于两个之间延伸的沟槽122。

参考图20及20A，在绝缘材料58上方及开口120内形成导电材料124。导电材料124可包括任何合适的导电组合物，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。

在一些实施例中，导电材料124可被称为第二导电材料以将其与第一导电材料74区分开。在一些实施例中，第一导电材料74及第二导电材料124可包括彼此相同的组合物，且在其它实施例中可包括相对于彼此不同的组合物。

参考图21及21A，从绝缘材料58上方移除材料124，同时将材料124保留在开口120内。此将材料124图案化成多个互连件126，其可类似于上文参考图6所描述的互连件64。在一些实施例中，互连件126可被称为第二互连件，以将其与第一互连件76区分开。

在一些实施例中，仅材料124直接在垂直延伸结构36/76上方，所述垂直延伸结构对应于互连件126。材料124的其它部分为在沟槽122内的区段128；其中此类段在互连件126之间延伸。可认为区段128为将互连件126中的一些彼此耦合的布线。在一些实施例中，此布线可用于以并联配置在彼此相同的平台内电耦合两个或多于两个垂直延伸区段36/76；例如，上文参考图9至12所描述的并联配置中的一或多个。

参考图22，第二平台22形成在第一平台20上方；其中第一平台及第二平台由CMOS层12包括。

第二平台22包括多个第二晶体管32a至e。晶体管32a至e可彼此大体上相同，且可全部为相同的晶体管类型；其中此晶体管类型为p沟道型或n沟道型。因此，晶体管32a至e可对应于图4的n沟道晶体管或图5的p沟道晶体管。第二晶体管32a-e具有与第一晶体管30a至e不同的晶体管类型(即，如果第一晶体管30a至e为p沟道型晶体管，那么第二晶体管32a至e为n沟道型晶体管；或相反亦然)。

第二晶体管32a至e中的每一个包括垂直延伸半导体柱36，半导体柱36具有在上部源极/漏极区域38与下部源极/漏极区域40之间的沟道区域42。晶体管32a至e中的每一个还包括侧向沿着沟道区域42的栅极介电材料44；且包括沿着沟道区域42的晶体管栅极48，且通过栅极介电材料44与此类沟道区域间隔开。晶体管32a至e通过绝缘材料100彼此侧向地间隔开。

第二平台22在绝缘材料58上方。在所展示实施例中，晶体管32c、32d及32e具有与导电互连件126耦合的底部源极/漏极区域40。此外，晶体管32c及32d通过布线128彼此并联耦合。

第二平台22可通过任何合适的处理(包含例如低温处理)形成。

参考图23，第二晶体管32a(图22)由类似于与下部平台20相关联的互连件76的垂直互连件130替换。绝缘材料58形成在第二平台22上方，且互连件132经形成以穿过绝缘材料58延伸到垂直互连件130，且延伸到晶体管32c的上部源极/漏极区域38。在所展示实施例中，上部平台22的互连件130包括与下部平台20内的互连件76相同的材料74，且紧接在上部平台22上面的互连件132包括与紧接在下部平台20上面的互连件126相同的材料124。在其它实施例中，互连件130可包括与互连件76不同的材料及/或互连件132可包括与互连件126不同的材料。无论如何，与上部平台22相关联的互连件130及132可通过与上文所描述用于制作与下部平台20相关联的互连件76及126的处理类似或相同的处理来形成。

在一些实施例中，互连件132可对应于图6至12的互连件62。

图23的CMOS层12经展示为包括两个平台20及22。在一些应用中，此可对应于完全装配式CMOS层。在其它应用中，可利用与经描述用于制作平台20及22的处理类似的处理，在所说明平台上方形成附额外平台。

在一些实施例中，图13至23的处理可用于构建与上文参考图6至12所描述的组件相同或相似的CMOS电路组件。在一些实施例中，可认为图23的互连件130及76连同与此类互连件耦合的晶体管30a及32c至e并入到一或多个CMOS电路组件中(即，由其包括)。在所说明实施例中，互连件130及晶体管30a经展示为由第一CMOS电路组件140包括；且互连件76及晶体管32c至d经展示为由第二CMOS电路组件142包括。

参考图24，CMOS层12经展示为以其中CMOS层在第一集成装置层14a上方且在第二集成装置层14b下方(即，垂直地在第一集成装置层14a与第二集成装置层14b之间)的配置提供。可通过首先形成集成装置层14a，然后在集成装置层14a上方形成CMOS层12，且最后在CMOS层12上方形成集成装置层14b来制作图24的配置。

示出了CMOS层12通过从互连件76延伸到与集成装置层14a相关联的结构的布线150与集成装置层14a的一或多个结构耦合。在一些实施例中，集成装置层14a可包括存储器/存储装置，且布线150可以与相关联于此存储器/存储装置的字线及/或数字线耦合。

CMOS层12经展示通过与互连件130及晶体管32c耦合的布线152与集成装置层14b的一或多个结构耦合。在一些实施例中，集成装置层14b可包括存储器/存储装置，且布线152可以与相关联于此存储器/存储装置的字线及/或数字线耦合。作为另一实例，集成装置层14b可包括传感器阵列，且布线152可与延伸到此传感器阵列的电路系统耦合。

上文所论述的组合件可并入到电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何一种，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。

除非另有规定，否则本文中所描述的各种材料、物质、组合物等可借助现在已知或尚有待于开发的任何适合方法(包含(举例来说)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)而形成。

本文中使用术语“集成装置层”及“集成电路(系统)层”。集成电路(系统)层应被理解为集成电路装置层的实例/种类。

图4至12展示标记为“n”及“p”的源极/漏极区域，以指示所述区域为n型或p型。PMOS平台通常将具有p型源极/漏极区域，且NMOS平台通常将具有n型源极/漏极区域。此外，PMOS平台的主体材料通常将为n型半导体材料，而NMOS平台的主体材料通常将为p型半导体材料。

术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本发明中被认为是同义词。在一些情况下利用术语“电介质”及在其它情况下利用术语“绝缘”(或“电绝缘”)可将在本发明内的提供语言变化以在随后的权利要求书内简化先行基础，且并非用于指示任何显著的化学或电气差异。

图式中的各种实施例的特定定向仅出于说明性目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中提供的描述及随后的权利要求涉及在各种特征之间具有所描述的关系的任何结构，无论结构是在图式的特定定向上，还是相对于此定向旋转。

为了简化图式，除非另有指示，否则所附说明的横截面图仅展示横截面的平面内的特征，且未展示横截面的平面后面的材料。

当结构在上文被称为在另一结构“上”或“抵靠”时，其可直接在另一结构上，或也可存在中间结构。相比之下，当结构被称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在中间结构。

结构(例如，层、材料等)可被称为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上部表面大体上正交地延伸，或不相对于基座的上部表面大体上正交地延伸。

一些实施例包含具有CMOS层的组合件。所述CMOS层包含PMOS平台及NMOS平台，其中所述平台相对于彼此垂直偏移。所述PMOS平台包含彼此大体上相同的多个p沟道晶体管，且所述NMOS平台包含彼此大体上相同的多个n沟道晶体管。绝缘区域在所述PMOS平台与所述NMOS平台之间。所述CMOS层具有一或多个电路组件，所述电路组件包含所述n沟道晶体管中的一或多个，所述n沟道晶体管中的所述一或多个通过延伸穿过所述绝缘区域的一或多个导电互连件与所述p沟道晶体管中的一或多个耦合。

一些实施例包含一种组合件，所述组合件包括CMOS层，所述CMOS层具有第一平台、第二平台及第三平台。第一平台包括彼此大体上相同的多个第一晶体管。第二平台在第一平台上面，且包括彼此大体上相同的多个第二晶体管。第三平台在第二平台上面，且包括彼此大体上相同的多个第三晶体管。第一绝缘区域在第一平台与第二平台之间，且第二绝缘区域在第二平台与第三平台之间。第一及第三平台包括第一晶体管类型，且第二平台包括第二晶体管类型；其中第一及第二晶体管类型中的一个为p沟道型，且第一及第二晶体管类型中的另一个为n沟道型。一或多个第一导电互连件延伸穿过第一绝缘区域，以将第二晶体管中的一或多个与第一晶体管中的一或多个耦合。一或多个第二导电互连件延伸穿过第二绝缘区域，以将第三晶体管中的一或多个与第二晶体管中的一或多个耦合。CMOS层具有一或多个电路组件，所述一或多个电路组件包含至少一个第二晶体管以及第一晶体管及第三晶体管中的一个或两个。

一些实施例包含形成CMOS层的方法。第一平台经形成为包括彼此大体上相同的多个第一晶体管。第一晶体管中的每一个包括垂直延伸半导体柱，所述半导体柱包含在上部源极/漏极区域与下部源极/漏极区域之间的沟道区域，所述第一晶体管包含侧向沿着沟道区域的栅极介电材料，且其包含沿着所述栅极介电材料并通过栅极介电材料从沟道区域侧向偏移的栅极材料。在第一平台上方形成绝缘区域。图案化开口以延伸穿过绝缘区域至第一晶体管的垂直延伸半导体柱中的一个的位置。导电材料形成在开口内以形成导电互连件。在绝缘区域上方形成第二平台。第二平台包括彼此大体上相同的多个第二晶体管。第二晶体管中的一个具有与导电互连件耦合的源极/漏极区域。第一平台包括第一晶体管类型，且第二平台包括第二晶体管类型；其中第一及第二晶体管类型中的一个为p沟道型，且第一及第二晶体管类型中的另一个为n沟道型。