阅读说明：本技术 存储器控制方法、存储器存储装置及存储器控制电路单元 (Memory control method, memory storage device and memory control circuit unit ) 是由 林纬 曾士家 许祐诚 杨宇翔 于 2020-04-22 设计创作，主要内容包括：本发明提供一种存储器控制方法,包括：发送第一读取指令序列,其指示使用第一读取电压电平读取第一实体单元以获得第一数据；解码第一数据；若第一数据解码失败,发送第二读取指令序列,其指示使用第二读取电压电平读取第一实体单元以获得第二数据；若第二读取电压电平符合第一条件或第二数据符合第二条件,使用辅助信息解码第二数据以提高第二数据的解码成功率；以及若第二读取电压电平不符合第一条件且第二数据不符合第二条件,不使用辅助信息而解码第二数据。此外,本发明也提供一种存储器存储装置及存储器控制电路单元。(The invention provides a memory control method, which comprises the following steps: sending a first read command sequence instructing to read a first physical unit using a first read voltage level to obtain first data; decoding the first data; if the first data decoding fails, sending a second read command sequence indicating that the first entity unit is read by using a second read voltage level to obtain second data; if the second read voltage level meets the first condition or the second data meets the second condition, decoding the second data by using the auxiliary information to improve the decoding success rate of the second data; and if the second read voltage level does not meet the first condition and the second data does not meet the second condition, decoding the second data without using the auxiliary information. In addition, the invention also provides a memory storage device and a memory control circuit unit.)

存储器控制方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器控制技术，尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。

背景技术

数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

部分类型的存储器存储装置同时支持硬比特模式解码与软比特模式解码。硬比特模式解码具有较快的解码速度，而软比特模式解码则具有较高的解码成功率。在硬比特模式解码中，每当解码失败时，用来读取可复写式非易失性存储器模块中的存储单元的读取电压电平可参照重读表格而被调整，而调整后的读取电压电平可用来重读数据(亦称为硬比特)。一旦硬比特模式解码的重试次数超过一预设值，软比特模式解码可被执行。在软比特模式解码中，更多的读取电压电平可被用于读取存储单元以获得与硬比特有关的额外信息(亦称为软比特)，以通过导入所述额外信息来提高解码成功率。

但是，针对电压偏移较严重的可复写式非易失性存储器模块而言，硬比特模式解码的解码成功率低落，导致系统需要花费许多时间在等待硬比特模式解码结束后才能在软比特模式解码中顺利解码数据。

发明内容

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可有效提高数据在硬比特模式解码中的解码成功率。

本发明的范例实施例提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制方法包括：发送第一读取指令序列，其指示使用第一读取电压电平读取所述多个实体单元中的第一实体单元以获得第一数据；解码所述第一数据；若所述第一数据的解码失败，发送第二读取指令序列，其指示使用第二读取电压电平读取所述第一实体单元以获得第二数据，其中所述第二读取电压电平不同于所述第一读取电压电平；若所述第二读取电压电平符合第一条件或所述第二数据符合第二条件，使用辅助信息解码所述第二数据，其中所述辅助信息用以提高所述第二数据的解码成功率；以及若所述第二读取电压电平不符合所述第一条件且所述第二数据不符合所述第二条件，不使用所述辅助信息而解码所述第二数据。

在本发明的一范例实施例中，所述的存储器控制方法还包括：根据所述第二读取电压电平是否位于特定电压范围内，决定所述第二读取电压电平是否符合所述第一条件。

在本发明的一范例实施例中，所述的存储器控制方法还包括：获得所述第二数据的校验子数值，其中所述校验子数值与所述第二数据的比特错误率有关；以及根据所述校验子数值是否小于预设值，决定所述第二数据是否符合所述第二条件。

在本发明的一范例实施例中，所述的存储器控制方法还包括：在发送所述第一读取指令序列之前，发送第三读取指令序列，其指示使用第三读取电压电平读取所述第一实体单元以获得第三数据；解码所述第三数据；以及根据所述第一读取电压电平与所述第三读取电压电平决定特定电压范围，其中所述第一读取电压电平与所述第三读取电压电平的其中之一用以界定所述特定电压范围的上边界，且所述第一读取电压电平与所述第三读取电压电平的其中之另一用以界定所述特定电压范围的下边界。

在本发明的一范例实施例中，所述的存储器控制方法还包括：根据所述第二读取电压电平更新所述特定电压范围的边界。

在本发明的一范例实施例中，根据所述第二读取电压电平更新所述特定电压范围的所述边界值的步骤包括：根据所述第二读取电压电平与所述特定电压范围的相对关系决定是否更新所述特定电压范围的所述边界。

在本发明的一范例实施例中，所述的存储器控制方法还包括：若所述第二读取电压电平符合所述第一条件或所述第二数据符合所述第二条件，根据所述第一读取电压电平与所述第二读取电压电平划分多个电压区间；以及根据所划分的所述多个电压区间决定所述辅助信息。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送第一读取指令序列，其指示使用第一读取电压电平读取所述多个实体单元中的第一实体单元以获得第一数据。所述存储器控制电路单元还用以解码所述第一数据。若所述第一数据的解码失败，所述存储器控制电路单元还用以发送第二读取指令序列，其指示使用第二读取电压电平读取所述第一实体单元以获得第二数据。所述第二读取电压电平不同于所述第一读取电压电平。若所述第二读取电压电平符合第一条件或所述第二数据符合第二条件，所述存储器控制电路单元还用以使用辅助信息解码所述第二数据，其中所述辅助信息用以提高所述第二数据的解码成功率。若所述第二读取电压电平不符合所述第一条件且所述第二数据不符合所述第二条件，所述存储器控制电路单元还用以不使用所述辅助信息而解码所述第二数据。

在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第二读取电压电平是否位于特定电压范围内，决定所述第二读取电压电平是否符合所述第一条件。

在本发明的一范例实施例中，所述存储器控制电路单元还用以获得所述第二数据的校验子数值，所述校验子数值与所述第二数据的比特错误率有关。所述存储器控制电路单元还用以根据所述校验子数值是否小于预设值，决定所述第二数据是否符合所述第二条件。

在本发明的一范例实施例中，在发送所述第一读取指令序列之前，所述存储器控制电路单元还用以发送第三读取指令序列，其指示使用第三读取电压电平读取所述第一实体单元以获得第三数据。所述存储器控制电路单元还用以解码所述第三数据。所述存储器控制电路单元还用以根据所述第一读取电压电平与所述第三读取电压电平决定特定电压范围。所述第一读取电压电平与所述第三读取电压电平的其中之一用以界定所述特定电压范围的上边界。所述第一读取电压电平与所述第三读取电压电平的其中之另一用以界定所述特定电压范围的下边界。

在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第二读取电压电平更新所述特定电压范围的边界。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第二读取电压电平更新所述特定电压范围的所述边界值的操作包括：根据所述第二读取电压电平与所述特定电压范围的一相对关系决定是否更新所述特定电压范围的所述边界。

在本发明的一范例实施例中，若所述第二读取电压电平符合所述第一条件或所述第二数据符合所述第二条件，所述存储器控制电路单元还用以根据所述第一读取电压电平与所述第二读取电压电平划分多个电压区间。所述存储器控制电路单元还用以根据所划分的所述多个电压区间决定所述辅助信息。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制存储器存储装置。所述存储器存储装置包括可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述解码电路。所述存储器管理电路用以发送第一读取指令序列，其指示使用第一读取电压电平读取所述多个实体单元中的第一实体单元以获得第一数据。所述解码电路用以解码所述第一数据。若所述第一数据的解码失败，所述存储器管理电路还用以发送第二读取指令序列，其指示使用第二读取电压电平读取所述第一实体单元以获得第二数据。所述第二读取电压电平不同于所述第一读取电压电平。若所述第二读取电压电平符合第一条件或所述第二数据符合第二条件，所述解码电路还用以使用辅助信息解码所述第二数据，其中所述辅助信息用以提高所述第二数据的解码成功率。若所述第二读取电压电平不符合所述第一条件且所述第二数据不符合所述第二条件，所述解码电路还用以不使用所述辅助信息而解码所述第二数据。

在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第二读取电压电平是否位于特定电压范围内，决定所述第二读取电压电平是否符合所述第一条件。

在本发明的一范例实施例中，所述存储器管理电路还用以获得所述第二数据的校验子数值。所述校验子数值与所述第二数据的比特错误率有关。所述存储器管理电路还用以根据所述校验子数值是否小于预设值，决定所述第二数据是否符合所述第二条件。

在本发明的一范例实施例中，在发送所述第一读取指令序列之前，所述存储器管理电路还用以发送第三读取指令序列，其指示使用第三读取电压电平读取所述第一实体单元以获得第三数据。所述解码电路还用以解码所述第三数据。所述存储器管理电路还用以根据所述第一读取电压电平与所述第三读取电压电平决定特定电压范围。所述第一读取电压电平与所述第三读取电压电平的其中之一用以界定所述特定电压范围的上边界。所述第一读取电压电平与所述第三读取电压电平的其中之另一用以界定所述特定电压范围的下边界。

在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第二读取电压电平更新所述特定电压范围的边界。

在本发明的一范例实施例中，所述存储器管理电路根据所述第二读取电压电平更新所述特定电压范围的所述边界值的操作包括：根据所述第二读取电压电平与所述特定电压范围的相对关系决定是否更新所述特定电压范围的所述边界。

在本发明的一范例实施例中，若所述第二读取电压电平符合所述第一条件或所述第二数据符合所述第二条件，所述存储器管理电路还用以根据所述第一读取电压电平与所述第二读取电压电平划分多个电压区间。所述存储器管理电路还用以根据所划分的所述多个电压区间决定所述辅助信息。

基于上述，在至少一次读取第一实体单元且经历至少一次解码失败后，可提高数据的解码成功率的辅助信息只在满足特定条件时被使用，而非在每一次的重读与解码中无条件使用。藉此，可在尝试提高数据在硬比特模式解码中的解码成功率的前提下，避免因过度使用或调整辅助信息而反而降低解码成功率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的一范例实施例所示出的存储单元的临界电压分布的示意图；

图8是根据本发明的一范例实施例所示出的临界电压分布与硬比特解码模式中使用的读取电压电平的示意图；

图9是根据本发明的一范例实施例所示出的临界电压分布与软比特解码模式中使用的读取电压电平的示意图；

图10是根据本发明的一范例实施例所示出的特定电压范围的示意图；

图11是根据本发明的一范例实施例所示出的特定电压范围与多个读取电压电平的示意图；

图12是根据本发明的一范例实施例所示出的奇偶检查操作的示意图；

图13是根据本发明的一范例实施例所示出的更新特定电压范围的边界的示意图；

图14是根据本发明的一范例实施例所示出的根据硬比特模式解码中使用的多个读取电压电平来划分多个电压区间的示意图；

图15是根据本发明的一范例实施例所示出的根据硬比特模式解码中使用的多个读取电压电平来划分多个电压区间的示意图；

图16是根据本发明的一范例实施例所示出的临界电压分布与硬比特解码模式中使用的读取电压电平的示意图；

图17是根据本发明的一范例实施例所示出的特定电压范围与多个读取电压电平的示意图；

图18是根据本发明的一范例实施例所示出的临界电压分布与硬比特解码模式中使用的读取电压电平的示意图；

图19是根据本发明的一范例实施例所示出的特定电压范围与多个读取电压电平的示意图；

图20是根据本发明的一范例实施例所示出的存储器控制方法的流程图；

图21是根据本发明的一范例实施例所示出的存储器控制方法的流程图。

具体实施方式

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、荧幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数字相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

错误检查与校正电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detectingcode，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

须注意的是，错误检查与校正电路508可支持硬比特模式解码操作与软比特模式解码操作。硬比特模式解码操作每一次的解码速度快于软比特模式解码操作每一次的解码速度。但是，软比特模式解码操作每一次的解码成功率高于硬比特模式解码操作每一次的解码成功率。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪(flash)存储器模块，且存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器。在一范例实施例中，图5的存储器管理电路502亦称为快闪存储器管理电路。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组至存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)则是用以替换存储区601中损坏的实体单元。例如，若从某一个实体单元中读取的数据所包含的错误过多而无法被更正时，此实体单元会被视为是损坏的实体单元。须注意的是，若替换区602中没有可用的实体抹除单元，则存储器管理电路502可能会将整个存储器存储装置10宣告为写入保护(write protect)状态，而无法再写入数据。

在本范例实施例中，每一个实体单元是指一个实体程序化单元。然而，在另一范例实施例中，一个实体单元亦可以是指一个实体地址、一个实体抹除单元或由多个连续或不连续的实体地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个实体单元。

存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑-实体地址映射关系)记录于至少一逻辑-实体地址映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体地址映射表来执行对于存储器存储装置10的数据存取操作。

图7是根据本发明的一范例实施例所示出的存储单元的临界电压分布的示意图。请参照图7，以TLC NAND型快闪存储器模块为例，在程序化某一个实体单元(亦称为第一实体单元)后，第一实体单元中经程序化的每一个存储单元的临界电压可能会属于状态701～708的其中之一。例如，若经程序化的多个存储单元分别用以存储比特“111”、“011”、“001”、“000”、“010”、“110”、“100”及“101”，则此些存储单元会分别属于状态701～708。当欲读取此些存储单元所存储的数据时，读取电压电平V1～V7可被施予至第一实体单元。根据第一实体单元中各存储单元响应于读取电压电平V1～V7的导通状态，各存储单元所属的状态可被识别，进而获得各存储单元所存储的数据。

须注意的是，在另一范例实施例中，若以SLC NAND型快闪存储器模块、MLC NAND型快闪存储器模块或QLC NAND型快闪存储器模块为例，则每一个存储单元所存储的比特的数目可能不同。因此，存储单元的临界电压分布中可能具有更多或更少的状态，本发明不加以限制。

图8是根据本发明的一范例实施例所示出的临界电压分布与硬比特解码模式中使用的读取电压电平的示意图。请参照图8，状态801与802可为图7中的任两个相邻的状态。受到使用环境(例如环境温度)和/或使用程度(例如使用时间)的影响，状态801与802之间可能会发生重叠，使得后续从此重叠区域中读取的数据有很高的机率包含错误比特。

在硬比特解码模式中，存储器管理电路502可发送一读取指令序列，其指示可复写式非易失性存储器模块406使用一读取电压电平(例如读取电压电平V_R(1))读取第一实体单元。存储器管理电路502可获得反映此读取电压电平的读取结果的数据。错误检查与校正电路508可解码此数据。若此数据的解码成功，则解码成功的数据可被输出(例如传送给主机系统)。若此数据的解码失败，则存储器管理电路502可发送另一读取指令序列，其指示可复写式非易失性存储器模块406使用另一读取电压电平(例如读取电压电平V_R(2))读取第一实体单元。存储器管理电路502可获得反映此读取电压电平的读取结果的数据。错误检查与校正电路508可解码此数据。

依此类推，在硬比特解码模式中，在重试次数超过一个重试临界值之前，每当解码失败，下一个不同的读取电压电平(例如读取电压电平V_R(3)和/或读取电压电平V_R(4))可被再次用于读取第一实体单元，且所读取的数据可被解码。此外，硬比特解码模式中所使用的读取电压电平的信息可以是记载于一重试表格。根据此重试表格，多个读取电压电平(例如读取电压电平V_R(1)～V_R(4))可在硬比特解码模式中被依序使用。

在一范例实施例中，若硬比特解码模式的重试次数超过此重试临界值，表示以硬比特解码模式的解码能力无法更正所读取的数据中的所有错误。因此，错误检查与校正电路508可进入软比特解码模式，以提高对于数据的解码能力。

图9是根据本发明的一范例实施例所示出的临界电压分布与软比特解码模式中使用的读取电压电平的示意图。请参照图9，在软比特解码模式中，存储器管理电路502可发送多个读取指令序列，其指示可复写式非易失性存储器模块406使用多个读取电压电平(例如读取电压电平V_S(1)～V_S(5))读取第一实体单元。存储器管理电路502可获得反映此些读取电压电平的读取结果的数据。根据此些读取电压电平的读取结果，各存储单元的临界电压可被识别为属于多个电压区间(例如电压区间901～906)的其中之一并且被赋予相应的可靠度信息。以对数相似性比值(Log Likelihood Ratio,LLR)作为可靠度信息的范例，越往左的电压区间所对应的可靠度信息的数值越小。

在根据此些读取电压电平的读取结果决定各电压区间所对应的可靠度信息后，根据各存储单元所属的电压区间，错误检查与校正电路508可使用相应的可靠度信息来解码使用一个特定读取电压电平从此些存储单元读取的数据。例如，此特定读取电压电平亦称为正负号读取电压电平并且用以初步决定从每一存储单元读取出的比特是“0”或“1”。以图9为例，此特定读取电压电平可为读取电压电平V_S(1)。

从另一角度而言，在图8的硬比特解码模式中，每施予一个读取电压电平，反映此读取电压电平的读取结果的数据就会被解码一次。然而，在图9的软比特解码模式中，在连续施予多个读取电压电平之后，反映特定读取电压电平的读取结果的数据才会被解码一次。

传统上，硬比特解码模式中的每一次解码皆仅是对每一次施予读取电压电平所获得的数据进行解码，而不像软比特解码模式中会动态产生或更新可用以提高解码成功率的可靠度信息。因此，才会导致硬比特解码模式的解码成功率普遍偏低。在存储单元的临界电压偏移较为严重的情况下，系统可能需要等到硬比特解码模式中的所有读取电压电平都被使用过后，才会进入软比特解码模式，导致解码时间延长。

在一范例实施例中，在硬比特解码模式中，存储器管理电路502可发送一读取指令序列(亦称为第一读取指令序列)，其指示使用一读取电压电平(亦称为第一读取电压电平)读取第一实体单元以获得一数据(亦称为第一数据)。第一数据可反映第一读取电压电平对第一实体单元中各存储单元的读取结果。错误检查与校正电路508可解码第一数据。若第一数据的解码成功，解码成功的第一数据可被输出。

若第一数据的解码失败，存储器管理电路502可发送另一读取指令序列(亦称为第二读取指令序列)，其指示使用另一读取电压电平(亦称为第二读取电压电平)读取第一实体单元以获得另一数据(亦称为第二数据)。第二数据可反映第二读取电压电平对第一实体单元中各存储单元的读取结果。第二读取电压电平不同于第一读取电压电平。以图8为例，第一读取电压电平与第二读取电压电平可为读取电压电平V_R(1)～V_R(4)中的任两者。

在获得第二数据后，存储器管理电路502可判断第二读取电压电平是否符合一特定条件(亦称为第一条件)和/或第二数据是否符合一特定条件(亦称为第二条件)。若第二读取电压电平符合第一条件或第二数据符合第二条件，错误检查与校正电路508可使用辅助信息解码第二数据。此辅助信息可用以提高第二数据的解码成功率。例如，此辅助信息可包括对应于多个电压区间而动态决定的可靠度信息(类似于图9的范例实施例中动态决定的可靠度信息)。在导入此辅助信息来解码第二数据后，即便在硬比特解码模式中，第二数据的解码成功率也可被显著提升。

然而，若第二读取电压电平不符合第一条件且第二数据不符合第二条件，错误检查与校正电路508可不使用此辅助信息而解码第二数据。例如，若第二读取电压电平不符合第一条件且第二数据不符合第二条件，则错误检查与校正电路508可维持硬比特解码模式中预设的解码操作来解码第二数据，而不额外参考动态决定的可靠度信息。换言之，通过在硬比特解码模式中适度且正确地使用辅助信息，也可避免因过度使用或调整辅助信息而反而降低数据的解码成功率。

在一范例实施例中，存储器管理电路502可根据第二读取电压电平是否位于一特定电压范围内，决定第二读取电压电平是否符合第一条件。在一范例实施例中，若第二读取电压电平位于特定电压范围内，存储器管理电路502可判定第二读取电压电平符合第一条件。在一范例实施例中，若第二读取电压电平不位于特定电压范围内，存储器管理电路502可判定第二读取电压电平不符合第一条件。

图10是根据本发明的一范例实施例所示出的特定电压范围的示意图。请参照图8与图10，在一范例实施例中，在使用了读取电压电平V_R(1)与V_R(2)来读取第一实体单元且未成功解码数据后，存储器管理电路502可根据读取电压电平V_R(1)与V_R(2)决定特定电压范围1010。例如，存储器管理电路502可根据读取电压电平V_R(1)决定特定电压范围1010的边界1011并根据读取电压电平V_R(2)决定特定电压范围1010的边界1012。换言之，特定电压范围1010包含边界1011与1012之间的电压范围。

图11是根据本发明的一范例实施例所示出的特定电压范围与多个读取电压电平的示意图。请参照图11，在一范例实施例中，在决定了特定电压范围1010后，假设使用了读取电压电平V_R(3)来读取第一实体单元(即读取电压电平V_R(3)为第二读取电压电平)。响应于读取电压电平V_R(3)非位于特定电压范围1010内，存储器管理电路502可判定读取电压电平V_R(3)不符合第一条件。响应于读取电压电平V_R(3)不符合第一条件，存储器管理电路502可指示错误检查与校正电路508在不参考额外的辅助信息的前提下解码反映读取电压电平V_R(3)的读取结果的数据(即第二数据)。

或者，在另一范例实施例中，在决定了特定电压范围1010后，假设使用了读取电压电平V_R(4)来读取第一实体单元(即读取电压电平V_R(4)为第二读取电压电平)。响应于读取电压电平V_R(4)位于特定电压范围1010内，存储器管理电路502可判定读取电压电平V_R(4)符合第一条件。响应于读取电压电平V_R(4)符合第一条件，存储器管理电路502可指示错误检查与校正电路508参考额外的辅助信息来解码反映读取电压电平V_R(4)的读取结果的数据(即第二数据)。

在一范例实施例中，存储器管理电路502可获得第二数据的校验子数值。此校验子数值与第二数据的比特错误率有关。例如，存储器管理电路502(或错误检查与校正电路508)可对第二数据执行一个奇偶检查(parity check)操作以获得第二数据的校验子数值。存储器管理电路502可根据此校验子数值是否小于一个预设值，决定第二数据是否符合第二条件。例如，若此校验子数值小于此预设值，存储器管理电路502可判定第二数据符合第二条件。若此校验子数值不小于此预设值，存储器管理电路502可判定第二数据不符合第二条件。

图12是根据本发明的一范例实施例所示出的奇偶检查操作的示意图。请参照图12，在一范例实施例中，假设第二数据包含码字1202。码字1202中包含多个比特V₀～V₈。存储器管理电路502(或错误检查与校正电路508)可将矩阵(亦称为奇偶检查矩阵，标记为H)1201乘上码字1202以获得校验子向量1203。校验子向量1203中包含多个校验子S₀～S₇。若码字1202中没有错误比特，则校验子S₀～S₇应皆为比特“0”。校验子S₀～S₇中的比特“1”越多(或校验子S₀～S₇中的比特“0”越少)，表示码字1202中的错误比特可能越多。

在一范例实施例中，存储器管理电路502可根据校验子S₀～S₇的总和决定第二数据的校验子数值。例如，第二数据的校验子数值可反映校验子S₀～S₇的总和。例如，第二数据的校验子数值可正相关于校验子S₀～S₇的总和。若校验子S₀～S₇中的比特“1”越多(或校验子S₀～S₇中的比特“0”越少)，则第二数据的校验子数值越大。

在一范例实施例中，存储器管理电路502可根据第二读取电压电平更新所述特定电压范围的边界，以扩大所述特定电压范围的涵盖范围。在一范例实施例中，存储器管理电路502可根据第二读取电压电平是否位于所述特定电压范围内或者其余第二读取电压电平与所述特定电压范围的相对关系，决定是否更新所述特定电压范围的边界。藉此，可提高后续在硬比特解码模式中，所使用的读取电压电平符合第一条件的机率。

图13是根据本发明的一范例实施例所示出的更新特定电压范围的边界的示意图。请参照图13，假设读取电压电平V_R(3)不位于特定电压范围1010内。在使用读取电压电平V_R(3)来读取第一实体单元后，存储器管理电路502可将特定电压范围1010的边界从原先对应于读取电压电平V_R(1)的边界1010更新至对应于读取电压电平V_R(3)的边界1301，从而扩大特定电压范围1010的涵盖范围。

在一范例实施例中，在判定第二读取电压电平符合第一条件或第二数据符合第二条件后，存储器管理电路502可根据第一读取电压电平与第二读取电压电平等至少部分在硬比特模式解码中使用的多个读取电压电平来划分多个电压区间。然后，存储器管理电路502可根据所划分的多个电压区间决定所述辅助信息。

图14是根据本发明的一范例实施例所示出的根据硬比特模式解码中使用的多个读取电压电平来划分多个电压区间的示意图。请参照图14，在一范例实施例中，响应于读取电压电平V_R(4)符合第一条件，存储器管理电路502可根据硬比特模式解码中已使用的读取电压电平V_R(1)、V_R(2)及V_R(4)来划分电压区间1401～1404。

根据读取电压电平V_R(1)、V_R(2)及V_R(4)的读取结果，第一实体单元中各存储单元的临界电压可被识别为属于电压区间1401～1404的其中之一并且被赋予相应的可靠度信息。所述辅助信息可包含此时获得的可靠度信息。以对数相似性比值(LLR)作为可靠度信息的范例，越往左的电压区间所对应的可靠度信息的数值可越小。接着，根据各存储单元所属的电压区间，错误检查与校正电路508可使用相应的可靠度信息(即所述辅助信息)来解码使用读取电压电平V_R(4)从此些存储单元读取的数据。

在一范例实施例中，假设使用读取电压电平V_R(1)读取的数据为第三数据、使用读取电压电平V_R(2)读取的数据为第一数据，且使用读取电压电平V_R(4)读取的数据为第二数据。存储器管理电路502可根据第三数据的校验子数值与第二数据的校验子数值之间的差值以及读取电压电平V_R(1)与读取电压电平V_R(4)之间的差值来决定电压区间1402所对应的可靠度信息。例如，存储器管理电路502可根据以下方程式(1.1)决定电压区间1402所对应的可靠度信息。

LLR(1402)＝α×(DIF(A)/DIF(B))+β×DIF(A)+γ×DIF(B)+C

其中，DIF(A)对应第三数据的校验子数值与第二数据的校验子数值之间的差值，DIF(B)对应读取电压电平V_R(1)与读取电压电平V_R(4)之间的差值。α、β、γ及C皆为常数。类似的，存储器管理电路502可根据第二数据的校验子数值与第一数据的校验子数值之间的差值以及读取电压电平V_R(4)与读取电压电平V_R(2)之间的差值来决定电压区间1403所对应的可靠度信息。例如，在一范例实施例中，电压区间1401～1404所对应的可靠度信息可分别决定为“-1”、“-0.2”、“0.4”及“1”。

图15是根据本发明的一范例实施例所示出的根据硬比特模式解码中使用的多个读取电压电平来划分多个电压区间的示意图。请参照图15，接续于图14的范例实施例，若对于使用读取电压电平V_R(4)读取的数据的解码仍然失败，则读取电压电平V_R(5)可接续用于读取第一实体单元。

在一范例实施例中，响应于读取电压电平V_R(5)符合第一条件，存储器管理电路502可根据硬比特模式解码中已使用的读取电压电平V_R(1)、V_R(2)、V_R(4)及V_R(5)来划分电压区间1501～1505。

根据读取电压电平V_R(1)、V_R(2)、V_R(4)及V_R(5)的读取结果，第一实体单元中各存储单元的临界电压可被识别为属于电压区间1501～1505的其中之一并且被赋予相应的可靠度信息。所述辅助信息可包含此时获得的可靠度信息。接着，根据各存储单元所属的电压区间，错误检查与校正电路508可使用相应的可靠度信息(即所述辅助信息)来解码使用读取电压电平V_R(5)从此些存储单元读取的数据。

在一范例实施例中，存储器管理电路502可以同时考虑第二读取电压电平符合第一条件以及第二数据符合第二条件来决定是否使用辅助信息解码第二数据。在一范例实施例中，存储器管理电路502亦可以只根据第二读取电压电平是否符合第一条件或者只根据第二数据是否符合第二条件来决定是否使用辅助信息解码第二数据，视实务需求而定。

在前述范例实施例中，是以单一个读取电压电平的数据读取作为范例进行说明。然而，在以下范例实施例中，则是以多个读取电压电平的数据读取作为范例进行说明。

图16是根据本发明的一范例实施例所示出的临界电压分布与硬比特解码模式中使用的读取电压电平的示意图。请参照图16，假设第一实体单元中经程序化的存储单元的临界电压分布包含状态1601～1604。状态1601与1602相邻，且状态1603与1604相邻。在硬比特解码模式中，读取电压电平V_R(1)与V_R(1)’、读取电压电平V_R(2)与V_R(2)’或读取电压电平V_R(3)与V_R(3)’可被同时施予至第一实体单元以读取相应的数据。例如，读取电压电平V_R(1)与V_R(1)’、读取电压电平V_R(2)与V_R(2)’或读取电压电平V_R(3)与V_R(3)’可对应图7中任两个可被同时施加的读取电压电平(例如读取电压电平V1与V2)。

在一范例实施例中，存储器管理电路502可发送一读取指令序列，其指示使用读取电压电平V_R(1)与V_R(1)’读取第一实体单元以获得反映读取电压电平V_R(1)与V_R(1)’的读取结果的数据。错误检查与校正电路508可解码此数据。假设此数据的解码失败，存储器管理电路502可发送一读取指令序列，其指示使用读取电压电平V_R(2)与V_R(2)’读取第一实体单元以获得反映读取电压电平V_R(2)与V_R(2)’的读取结果的数据。错误检查与校正电路508可解码此数据。假设此数据的解码失败，存储器管理电路502可发送一读取指令序列，其指示使用读取电压电平V_R(3)与V_R(3)’读取第一实体单元以获得反映读取电压电平V_R(3)与V_R(3)’的读取结果的数据。

图17是根据本发明的一范例实施例所示出的特定电压范围与多个读取电压电平的示意图。请参照图16与图17，在一范例实施例中，存储器管理电路502可根据读取电压电平V_R(1)与V_R(2)决定特定电压范围1710并根据读取电压电平V_R(1)’与V_R(2)’决定特定电压范围1720。

如图17所示，读取电压电平V_R(3)与V_R(3)’未位于特定电压范围1710与1720中，故存储器管理电路502可判定读取电压电平V_R(3)与V_R(3)’不符合第一条件。响应于读取电压电平V_R(3)与V_R(3)’不符合第一条件，在解码反映读取电压电平V_R(3)与V_R(3)’的读取结果的数据时，错误检查与校正电路508将不使用辅助信息。

另一方面，存储器管理电路502可根据读取电压电平V_R(3)与V_R(3)’与特定电压范围1710与1720之间的相对关系，决定是否更新特定电压范围1710与1720的边界。在一范例实施例中，存储器管理电路502可根据读取电压电平V_R(3)与V_R(3)’是否分别在特定电压范围1710与1720内，决定是否更新特定电压范围1710与1720的边界。相关操作可参照图13的范例实施例，在此不重复赘述。

在一范例实施例中，存储器管理电路502可获得读取电压电平V_R(1)与V_R(2)之间的差值D(1)与读取电压电平V_R(1)’与V_R(2)’之间的差值D(1)’。存储器管理电路502可获得读取电压电平V_R(1)与V_R(3)之间的差值D(2)与读取电压电平V_R(1)’与V_R(3)’之间的差值D(2)’。存储器管理电路502可判断差值D(2)与D(2)’的总和是否大于差值D(1)与D(1)’的总和。若差值D(2)与D(2)’的总和大于差值D(1)与D(1)’的总和，存储器管理电路502可根据读取电压电平V_R(3)更新特定电压范围1710的边界1712并根据读取电压电平V_R(3)’更新特定电压范围1720的边界1722。

存储器管理电路502可获得读取电压电平V_R(2)与V_R(3)之间的差值D(3)与读取电压电平V_R(2)’与V_R(3)’之间的差值D(3)’。存储器管理电路502可判断差值D(3)与D(3)’的总和是否大于差值D(1)与D(1)’的总和。若差值D(3)与D(3)’的总和大于差值D(1)与D(1)’的总和，存储器管理电路502可根据读取电压电平V_R(3)更新特定电压范围1710的边界1711并根据读取电压电平V_R(3)’更新特定电压范围1720的边界1721。

如图17所示，差值D(2)与D(2)’的总和未大于差值D(1)与D(1)’的总和且差值D(3)与D(3)’的总和大于差值D(1)与D(1)’的总和，故存储器管理电路502可根据读取电压电平V_R(3)更新特定电压范围1710的边界1711并根据读取电压电平V_R(3)’更新特定电压范围1720的边界1721。例如，存储器管理电路502可将特定电压范围1710的左边界从对应于读取电压电平V_R(1)的边界1711更新至对应于边界读取电压电平V_R(3)的边界1713，以扩大特定电压范围1710的涵盖范围。同时，存储器管理电路502可将特定电压范围1720的左边界从对应于读取电压电平V_R(1)’的边界1721更新至对应于边界读取电压电平V_R(3)’的边界1723，以扩大特定电压范围1710的涵盖范围。

图18是根据本发明的一范例实施例所示出的临界电压分布与硬比特解码模式中使用的读取电压电平的示意图。图19是根据本发明的一范例实施例所示出的特定电压范围与多个读取电压电平的示意图。请参照图18与图19，相较于图16与图17的范例实施例，图18与图19的范例实施例是以读取电压电平V_R(4)与读取电压电平V_R(4)’来分别取代读取电压电平V_R(3)与读取电压电平V_R(3)’。例如，读取电压电平V_R(4)与V_R(4)’可对应图7中任两个可被同时施加的读取电压电平(例如读取电压电平V1与V2)。

如图19所示，读取电压电平V_R(4)与V_R(4)’位于特定电压范围1910与1920中，故存储器管理电路502可判定读取电压电平V_R(4)与V_R(4)’符合第一条件。响应于读取电压电平V_R(4)与V_R(4)’符合第一条件，错误检查与校正电路508可使用辅助信息来解码反映读取电压电平V_R(3)与V_R(3)’的读取结果的数据。关于如何使用辅助信息来执行硬比特模式解码中的解码操作已详述于上，在此不重复赘述。

另一方面，存储器管理电路502可根据读取电压电平V_R(4)与V_R(4)’与特定电压范围1910与1920之间的相对关系，决定是否更新特定电压范围1910与1920的边界。在一范例实施例中，存储器管理电路502可根据读取电压电平V_R(4)与V_R(4)’是否分别在特定电压范围1910与1920内，决定是否更新特定电压范围1910与1920的边界。相关操作可参照图13的范例实施例，在此不重复赘述。

在一范例实施例中，存储器管理电路502可获得读取电压电平V_R(1)与V_R(4)之间的差值D(4)与读取电压电平V_R(1)’与V_R(4)’之间的差值D(4)’。存储器管理电路502可判断差值D(4)与D(4)’的总和是否大于差值D(1)与D(1)’的总和。若差值D(4)与D(4)’的总和大于差值D(1)与D(1)’的总和，存储器管理电路502可根据读取电压电平V_R(4)更新特定电压范围1910的边界1912并根据读取电压电平V_R(4)’更新特定电压范围1920的边界1922。

存储器管理电路502可获得读取电压电平V_R(2)与V_R(4)之间的差值D(5)与读取电压电平V_R(2)’与V_R(4)’之间的差值D(5)’。存储器管理电路502可判断差值D(5)与D(5)’的总和是否大于差值D(1)与D(1)’的总和。若差值D(5)与D(5)’的总和大于差值D(1)与D(1)’的总和，存储器管理电路502可根据读取电压电平V_R(4)更新特定电压范围1910的边界1911并根据读取电压电平V_R(4)’更新特定电压范围1920的边界1921。

如图19所示，差值D(4)与D(4)’的总和未大于差值D(1)与D(1)’的总和且差值D(5)与D(5)’的总和也未大于差值D(1)与D(1)’的总和，故存储器管理电路502可不更新特定电压范围1910与1920，以避免缩小特定电压范围1910与1920的涵盖范围。

图20是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图20，在步骤S2001，发送第一读取指令序列，其指示使用第一读取电压电平读取第一实体单元以获得第一数据。在步骤S2002，解码第一数据。在步骤S2003，判断第一数据的解码是否成功。若第一数据的解码成功，在步骤S2004，输出解码成功的第一数据。若第一数据的解码失败，在步骤S2005，发送第二读取指令序列，其指示使用第二读取电压电平读取第一实体单元以获得第二数据。第二读取电压电平不同于第一读取电压电平。

在步骤S2006，判断第二读取电压电平是否符合第一条件或所述第二数据是否符合第二条件。若第二读取电压电平符合第一条件或第二数据符合第二条件，在步骤S2007，使用辅助信息解码第二数据。所述辅助信息用以提高第二数据的解码成功率。若第二读取电压电平不符合第一条件且第二数据不符合所述第二条件，在步骤S2008，不使用所述辅助信息而解码第二数据。

图21是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图21，在步骤S2101，启动硬比特模式解码(亦称为硬解码模式)。在步骤S2102，发送读取指令序列，其指示读取第一实体单元以获得数据。此数据可反映所使用的读取电压对于第一实体单元的读取结果。在步骤S2103，判断一个预设条件是否符合或被满足。例如，此预设条件可包括所使用的读取电压是否符合第一条件和/或所读取的数据是否符合第二条件。若所使用的读取电压符合第一条件和/或所读取的数据符合第二条件，可判定此预设条件被符合或满足。若所使用的读取电压不符合第一条件且所读取的数据不符合第二条件，可判定此预设条件不符合或不满足。

若此预设条件符合或被满足，在步骤S2104，使用辅助信息解码所读取的数据。所述辅助信息用以提高数据的解码成功率。若此预设条件未符合或未被满足，在步骤S2105，不使用所述辅助信息而解码所读取的数据。在步骤S2106，判断是否解码成功。若解码成功，在步骤S2107，输出解码成功的数据。若解码不成功，在步骤S2108，判断执行解码的次数是否超过一重试临界值。若执行解码的次数未超过此重试临界值，在步骤S2109，调整下一次使用的读取电压电平并回到步骤S2102，使用调整过的读取电压电平再次读取第一实体单元。若执行解码的次数超过此重试临界值，在步骤S2110，离开硬解码模式并启动软比特模式解码(亦称为软比特模式)。

然而，图20与图21中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图20与图21中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图20与图21的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在硬比特模式解码中，在至少一次读取第一实体单元且经历至少一次解码失败后，可提高数据的解码成功率的辅助信息只在满足特定条件时被使用，而非在每一次的重读与解码中无条件使用。藉此，可在尝试提高数据在硬比特模式解码中的解码成功率的前提下，避免因过度使用或调整辅助信息而反而降低解码成功率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。