具体实施方式

术语“预设”表示：在过程或算法中使用参数时，预先确定该参数的值。根据不同的实施例，可以在过程或算法开始之前或开始时设定该参数的值，或者在过程或算法正在执行的同时设定该参数的值。

用于在各种组件之间进行区分的诸如“第一”和“第二”之类的术语不受组件的限制。例如，第一组件可以被称为第二组件，反之亦然。除非另有说明，诸如“第一”和“第二”之类的术语并不意味着表示组件的特定数量或顺序。

当一个组件被称为“耦接”或“连接”到另一组件时，它可以指这些组件彼此直接耦接或连接，或者通过插置于其间的另一组件彼此耦接或连接。另一方面，当一个组件被称为“直接耦接”或“直接连接”到另一组件时，这可以指这些组件在其间没有插置其他组件的情况下彼此直接耦接或连接。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据一个实施例，“逻辑高电平”可以被设定为比“逻辑低电平”高的电压。根据实施例，信号的逻辑电平可以被设定为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，具有逻辑高电平的信号可以被设定为具有逻辑低电平，并且，根据实施例，具有逻辑低电平的信号可以被设定为具有逻辑高电平。

此后，将通过实施例更详细地描述本公开。实施例仅用于举例说明本公开，并且本公开的范围不受实施例的限制。

如图1所示，根据实施例的用于执行相位匹配操作的系统1可以包括控制器10和半导体器件20。半导体器件20可以包括DLL(延迟锁定环)电路100、输入/输出控制电路200、数据输入/输出电路300和核心电路400。

控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一传输线L11可以耦接在第一控制引脚11与第一半导体引脚21之间。第二传输线L31可以耦接在第二控制引脚31与第二半导体引脚41之间。第三传输线L51可以耦接在第三控制引脚51与第三半导体引脚61之间。第四传输线L71可以耦接在第四控制引脚71与第四半导体引脚81之间。为了控制半导体器件20，控制器10可以通过第一传输线L11向半导体器件20发送时钟CLK。为了控制半导体器件20，控制器10可以通过第二传输线L31向半导体器件20发送命令CMD。为了控制半导体器件20，控制器10可以通过第三传输线L51向半导体器件20发送选通信号DQS。控制器10和半导体器件20可以通过第四传输线L71来发送和接收数据DATA。

控制器10可以向半导体器件20输出时钟CLK、命令CMD、选通信号DQS和数据DATA，以执行写入操作。控制器10可以在写入操作期间控制半导体器件20以执行相位匹配操作，该操作用于补偿选通信号DQS和与时钟CLK同步的命令CMD之间的相位差。根据实施例，根据本实施例的控制器10可以被实施为向半导体器件20输出时钟CLK、命令CMD和选通信号DQS，以执行读取操作，并从半导体器件20接收数据DATA。可以同步于时钟CLK中所包括的奇数脉冲或偶数脉冲而顺序地输出命令CMD。选通信号DQS可以被设定为这样的信号，无论时钟CLK如何，该信号都触发(toggle)数据输入/输出操作。

DLL电路100可以通过控制时钟CLK的相位来生成DLL时钟(图2的DLL_CLK)。DLL电路100可以通过控制时钟CLK的相位使得时钟CLK的相位适用于半导体器件20的内部操作来生成DLL时钟(图2的DLL_CLK)。

输入/输出控制电路200可以根据DLL时钟(图2的DLL_CLK)从选通信号DQS生成第一内部选通信号(图2的IDQS1)、第二内部选通信号(图2的IDQS2)、第三内部选通信号(图2的IDQS3)和第四内部选通信号(图2的IDQS4)。

数据输入/输出电路300可以在写入操作期间同步于第一内部选通信号(图2的IDQS1)、第二内部选通信号(图2的IDQS2)、第三内部选通信号(图2的IDQS3)和第四内部选通信号(图2的IDQS4)，从数据DATA生成内部数据(图2的ID<1:N>)。数据输入/输出电路300可以在读取操作期间同步于第一内部选通信号(图2的IDQS1)、第二内部选通信号(图2的IDQS2)、第三内部选通信号(图2的IDQS3)和第四内部选通信号(图2的IDQS4)，从内部数据(图2的ID<1:N>)生成数据DATA。

核心电路400可以在写入操作期间储存内部数据(图2的ID<1:N>)。核心电路400可以在读取操作期间输出被储存在其中的内部数据(图2的ID<1:N>)。

图2是示出根据实施例的半导体器件20的配置的框图。如图2所示，半导体器件20可以包括DLL电路100、输入/输出控制电路200、数据输入/输出电路300和核心电路400。

DLL电路100可以通过控制时钟CLK的相位来生成DLL时钟DLL_CLK。DLL电路100可以通过控制时钟CLK的相位使得时钟CLK的相位适用于半导体器件20的内部操作来生成DLL时钟DLL_CLK。DLL电路100可以控制用于调节时钟CLK的边沿的位置的延迟量，使得时钟CLK的相位适用于半导体器件20的内部操作。DLL电路100可以通过将时钟CLK延迟受控的延迟量来生成DLL时钟DLL_CLK。DLL电路100可以被实施为用于控制时钟CLK的相位的常规DLL电路。

输入/输出控制电路200可以通过对选通信号DQS的频率进行分频来生成第一内部选通信号IDQS1至第四内部选通信号IDQS4。输入/输出控制电路200可以根据DLL时钟DLL_CLK从选通信号DQS生成第一内部选通信号IDQS1至第四内部选通信号IDQS4。输入/输出控制电路200可以根据DLL时钟DLL_CLK，通过对输入命令CMD的第一路径的延迟量和输入选通信号DQS的第二路径的延迟量进行补偿，从选通信号DQS生成第一内部选通信号IDQS1至第四内部选通信号IDQS4。将参考将要描述的附图来详细描述第一路径和第二路径。

数据输入/输出电路300可以在写入操作期间同步于第一内部选通信号IDQS1至第四内部选通信号IDQS4，从数据DATA<1:N>生成内部数据ID<1:N>。数据输入/输出电路300可以在读取操作期间同步于第一内部选通信号IDQS1至第四内部选通信号IDQS4，从内部数据ID<1:N>生成数据DATA<1:N>。根据实施例，数据DATA<1:N>和内部数据ID<1:N>中的每一个所包含的比特位的数量N可以被设定为各种值。

核心电路400可以在写入操作期间储存内部数据ID<1:N>。核心电路400可以在读取操作期间输出其中储存的内部数据ID<1:N>。

图3是示出根据实施例的DLL电路100的配置的框图。如图3所示，DLL电路100可以包括分频时钟生成电路110、可变延迟电路120、复制延迟电路130、延迟控制信号生成电路140和DLL时钟生成电路150。

分频时钟生成电路110可以通过对时钟CLK的频率进行分频来生成分频时钟DCLK。分频时钟生成电路110可以生成具有与时钟CLK的频率的1/2相对应的频率的分频时钟DCLK。分频时钟生成电路110可以被设定为具有第一延迟时间tD1。第一延迟时间tD1可以被设定为分频时钟生成电路110的内部延迟时间。

可变延迟电路120可以通过使分频时钟DCLK延迟来生成延迟信号DLY。可变延迟电路120可以通过将分频时钟DCLK延迟由延迟控制信号DLY_CTR控制的延迟量来生成延迟信号DLY。当延迟控制信号DLY_CTR被禁止时，可变延迟电路120可以通过将分频时钟DCLK延迟固定的延迟量来生成延迟信号DLY。当延迟控制信号DLY_CTR被使能时，可变延迟电路120可以通过将分频时钟DCLK延迟一定延迟量来生成延迟信号DLY，所述延迟量在增大或减小时受到控制。根据实施例，可变延迟电路120的延迟量可以被设定为各种值。可变延迟电路120可以被设定为具有第二延迟时间tD2。第二延迟时间tD2可以被设定为可变延迟电路120的内部延迟时间。

复制延迟电路130可以通过将延迟信号DLY延迟预设的延迟量来生成反馈时钟FCLK。复制延迟电路130可以通过将延迟信号DLY延迟使得延迟信号DLY适用于半导体器件20的内部操作来生成反馈时钟FCLK。复制延迟电路130可以被实施为常规的复制延迟电路，该复制延迟电路具有一定的延迟量，该延迟量被设定为与半导体器件20的内部操作相同的量。根据实施例，复制延迟电路130的延迟量可以被设定为各种值。

延迟控制信号生成电路140可以通过检测反馈时钟FCLK的相位来生成延迟控制信号DLY_CTR。延迟控制信号生成电路140可以通过对反馈时钟FCLK和时钟CLK的相位进行比较来生成延迟控制信号DLY_CTR。当反馈时钟FCLK和时钟CLK同相时，延迟控制信号生成电路140可以生成被禁止的延迟控制信号DLY_CTR。当反馈时钟FCLK和时钟CLK异相时，延迟控制信号生成电路140可以生成被使能的延迟控制信号DLY_CTR。当反馈时钟FCLK被生成为具有适用于半导体器件20的内部操作的相位时，延迟控制信号生成电路140可以生成被禁止的延迟控制信号DLY_CTR。当反馈时钟FCLK的相位不适用于半导体器件20的内部操作时，延迟控制信号生成电路140可以生成被使能的延迟控制信号DLY_CTR。

DLL时钟生成电路150可以将延迟信号DLY输出为DLL时钟DLL_CLK。DLL时钟生成电路150可以通过将延迟信号DLY延迟来生成DLL时钟DLL_CLK。DLL时钟生成电路150可以被设定为具有第三延迟时间tD3。第三延迟时间tD3可以被设定为DLL时钟生成电路150的内部延迟时间。

参考图4，将在下面描述根据本实施例的DLL电路100的操作。

在时间点T2处，分频时钟生成电路110从在时间点T1处触发的时钟CLK生成分频时钟DCLK。分频时钟生成电路110通过对时钟CLK的频率进行分频来生成分频时钟DCLK。分频时钟DCLK被生成为具有与时钟CLK的频率的1/2相对应的频率。分频时钟生成电路110生成分频时钟DCLK，该分频时钟DCLK包括当从时间点T1起经过了第一延迟时间tD1时在时间点T2处产生的脉冲。

在时间点T3处，可变延迟电路120通过将时间点T2的分频时钟DCLK延迟来生成延迟信号DLY。可变延迟电路120通过将分频时钟DCLK延迟由延迟控制信号DLY_CTR控制的延迟量来生成延迟信号DLY，该延迟信号DLY包括当从时间点T2起经过了第二延迟时间tD2时在时间点T3初产生的脉冲。

在时间点T4处，DLL时钟生成电路150通过将时间点T3的延迟信号DLY延迟来生成DLL时钟DLL_CLK。DLL时钟生成电路150生成DLL时钟DLL_CLK，该DLL时钟DLL_CLK包括当从时间点T3起经过了第三延迟时间tD3时在时间点T4处生成的脉冲。

在时间点T5处，复制延迟电路130通过将延迟信号DLY延迟预设的延迟量来生成反馈时钟FCLK。复制延迟电路130通过将时间点T3的延迟信号DLY延迟预设的延迟量来生成反馈时钟FCLK。

当反馈时钟FCLK被生成为具有适用于半导体器件20的内部操作的相位时，延迟控制信号生成电路140生成被禁止的延迟控制信号DLY_CTR。当反馈时钟FCLK的相位不适用于半导体器件20的内部操作时，延迟控制信号生成电路140生成被使能的延迟控制信号DLY_CTR。

根据本实施例的DLL电路100可以通过控制时钟CLK的相位使得时钟CLK的相位适用于半导体器件20的内部操作来生成DLL时钟DLL_CLK。DLL电路100可以通过对时钟CLK的频率进行分频来生成DLL时钟DLL_CLK。DLL电路100可以生成具有与时钟CLK的频率的1/2相对应的频率的DLL时钟DLL_CLK。

图5是示出根据实施例的输入/输出控制电路200的配置的框图。如图5所示，输入/输出控制电路200可以包括命令控制电路210、内部延迟电路220、选通信号输入电路230、延迟量补偿电路240和相位控制电路250。

命令控制电路210可以通过同步于DLL时钟DLL_CLK将命令CMD延迟来生成数据输入控制信号DINEN。命令控制电路210可以通过同步于DLL时钟DLL_CLK将命令CMD延迟第一延迟量来生成数据输入控制信号DINEN。第一延迟量可以被设定为输入命令CMD的第一路径的延迟量。第一路径可以被设定为被输入命令CMD的命令控制电路210。

内部延迟电路220可以通过将DLL时钟DLL_CLK延迟来生成输入延迟时钟IDLL。根据实施例，内部延迟电路220的延迟量可以被设定为各种值。

选通信号输入电路230可以同步于输入延迟时钟IDLL来接收选通信号DQS，并生成传输选通信号TDQS。选通信号输入电路230可以通过同步于输入延迟时钟IDLL将选通信号DQS延迟第二延迟量来生成传输选通信号TDQS。第二延迟量可以被设定为输入选通信号DQS的第二路径的延迟量。第二路径可以被设定为被输入选通信号DQS的选通信号输入电路230。

延迟量补偿电路240可以通过将数据输入控制信号DINEN延迟第三延迟量来生成写入延迟信号WTD。第三延迟量可以被设定为比第二延迟量大的延迟量。

相位控制电路250可以通过同步于写入延迟信号WTD而控制传输选通信号TDQS的相位来生成第一内部选通信号IDQS1至第四内部选通信号IDQS4。相位控制电路250可以通过同步于写入延迟信号WTD而将传输选通信号TDQS移位来生成第一内部选通信号IDQS1至第四内部选通信号IDQS4。第一内部选通信号IDQS1至第四内部选通信号IDQS4具有设定于其间的90°的相位差。该90°的相位差可以被设定为传输选通信号TDQS的1/4周期。

图6是示出根据实施例的命令控制电路210的配置的框图。如图6所示，命令控制电路210可以包括驱动信号生成电路211和中继器(repeater)212。

驱动信号生成电路211可以同步于DLL时钟DLL_CLK而从命令CMD生成驱动信号DRV。驱动信号生成电路211可以同步于DLL时钟DLL_CLK的边沿来锁存命令CMD。驱动信号生成电路211可以将与DLL时钟DLL_CLK的边沿同步被锁存的命令CMD输出，作为驱动信号DRV。

中继器212可以通过对驱动信号DRV进行缓冲来生成数据输入控制信号DINEN。中继器212可以通过将驱动信号DRV延迟第一延迟量A来生成数据输入控制信号DINEN。将参考下面将描述的图9来详细描述第一延迟量A。

图7是示出根据实施例的选通信号输入电路230的配置的框图。如图7所示，选通信号输入电路230可以包括输入控制电路231和接收器232。

输入控制电路231可以通过同步于输入延迟时钟IDLL而将选通信号DQS延迟来生成输入选通信号DDQS。输入控制电路231可以同步于输入延迟时钟IDLL的边沿来接收选通信号DQS。输入控制电路231可以将与输入延迟时钟IDLL的边沿同步而接收的选通信号DQS输出，作为输入选通信号DDQS。

接收器232可以通过对输入选通信号DDQS进行缓冲来生成传输选通信号TDQS。接收器232可以通过将输入选通信号DDQS延迟来生成传输选通信号TDQS。

输入控制电路231和接收器232的延迟量可以被设定为第二延迟量B。将参考下面将描述的图9来详细描述第二延迟量B。

图8是示出根据实施例的延迟量补偿电路240的配置的电路图。如图8所示，延迟量补偿电路240可以被实施为反相器链，多个反相器IV21至IV24串联耦接在该反相器链中。

延迟量补偿电路240可以通过将数据输入控制信号DINEN延迟第三延迟量X来生成写入延迟信号WTD。第三延迟量X可以被设定为比第二延迟量B大的延迟量。根据实施例，用于设定第三延迟量X的反相器的数量可以被设定为各种值。

参考图9，下面将描述根据本实施例的系统的相位匹配操作。

在时间点T11处，控制器10可以向半导体器件20输出时钟CLK、命令CMD和数据DATA<1:N>，以执行写入操作。

在时间点T12处，DLL电路100通过对在时间点T11处输入的时钟CLK的频率进行分频来生成DLL时钟DLL_CLK。DLL电路100生成DLL时钟DLL_CLK，该DLL时钟DLL_CLK具有与时钟CLK的频率的1/2相对应的频率。

在时间点T13处，驱动信号生成电路211同步于DLL时钟DLL_CLK，从在时间点T11处输入的命令CMD生成驱动信号DRV。

在时间点T14处，中继器212通过将在时间点T13处生成的驱动信号DRV延迟来生成数据输入控制信号DINEN。中继器212通过以第一延迟量A对在时间点T13处生成的驱动信号DRV进行缓冲来生成数据输入控制信号DINEN。第一延迟量A被设定为从时间点T13到时间点T14的时间间隔。

在一个时间点，控制器10向半导体器件20输出用于执行写入操作的选通信号DQS。

在时间点T16处，选通信号输入电路230通过将在时间点T15处输入的选通信号DQS延迟来生成传输选通信号TDQS。选通信号输入电路230通过将在时间点T15处输入的选通信号DQS延迟第二延迟量B来生成传输选通信号TDQS。第二延迟量B被设定为从时间点T15到时间点T16的时间间隔。

延迟量补偿电路240通过将在时间点T14处生成的数据输入控制信号DINEN延迟来生成写入延迟信号WTD。延迟量补偿电路240通过将在时间点T14处生成的数据输入控制信号DINEN延迟第三延迟量X来生成写入延迟信号WTD。

根据本实施例的用于执行相位匹配操作的系统可以通过使用DLL时钟补偿与输入与时钟同步的命令的第一路径和输入选通信号的第二路径一样多的延迟量，来使选通信号和同步于时钟的命令的相位相匹配。

参考图10，将描述根据本实施例的系统的数据输入/输出操作。在下面的描述中，将以写入操作为例。

在时间点T21处，选通信号输入电路230通过将输入选通信号DQS延迟来生成传输选通信号TDQS。

延迟量补偿电路240通过将数据输入控制信号DINEN延迟来生成写入延迟信号WTD。因为已经参考图9描述了生成传输选通信号TDQS和写入延迟信号WTD的操作，所以这里将省略其详细描述。

相位控制电路250通过同步于写入延迟信号WTD而控制传输选通信号TDQS的相位来生成第一内部选通信号IDQS1。

数据输入/输出电路300同步于第一内部选通信号IDQS1而从第一数据DATA<1>生成第一内部数据ID<1>。

核心电路400储存第一内部数据ID<1>。

在时间点T22处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第二内部选通信号IDQS2。

数据输入/输出电路300同步于第二内部选通信号IDQS2而从第二数据DATA<2>生成第二内部数据ID<2>。

核心电路400储存第二内部数据ID<2>。

在时间点T23处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第三内部选通信号IDQS3。

数据输入/输出电路300同步于第三内部选通信号IDQS3而从第三数据DATA<3>产生第三内部数据ID<3>。

核心电路400储存第三内部数据ID<3>。

在时间点T24处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第四内部选通信号IDQS4。

数据输入/输出电路300同步于第四内部选通信号IDQS4而从第四数据DATA<4>生成第四内部数据ID<4>。

核心电路400储存第四内部数据ID<4>。

在时间点T25处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第一内部选通信号IDQS1。

数据输入/输出电路300同步于第一内部选通信号IDQS1而从第五数据DATA<5>生成第五内部数据ID<5>。

核心电路400储存第五内部数据ID<5>。

在时间点T26处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第二内部选通信号IDQS2。

数据输入/输出电路300同步于第二内部选通信号IDQS2而从第六数据DATA<6>生成第六内部数据ID<6>。

核心电路400储存第六内部数据ID<6>。

在时间点T27处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第三内部选通信号IDQS3。

数据输入/输出电路300同步于第三内部选通信号IDQS3而从第七数据DATA<7>生成第七内部数据ID<7>。

核心电路400储存第七内部数据ID<7>。

在时间点T28处，相位控制电路250通过控制传输选通信号TDQS的相位来生成第四内部选通信号IDQS4。

数据输入/输出电路300同步于第四内部选通信号IDQS4而从第八数据DATA<8>生成第八内部数据ID<8>。

核心电路400储存第八内部数据ID<8>。

核心电路400被实施为顺序地储存从时间点T21到时间点T28的第一至第八内部数据ID<1:8>。然而，核心电路400可以被实施为储存在第一至第八内部数据ID<1:8>全部产生之后的时刻的第一至第八内部数据ID<1:8>。

然后，以与上述操作相同的方式来执行写入操作。因此，这里省略其详细描述。

根据本实施例的用于执行相位匹配操作的系统可以通过同步于时钟来对选通信号和命令的相位进行匹配来执行数据输入/输出操作，从而防止数据输入/输出操作的错误。

图11是示出根据实施例的电子系统1000的配置的框图。如图11所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以使用接口协议向/从彼此发送/接收信号。在主机1100和半导体系统1200之间使用的接口协议的示例可以包括MMC(多媒体卡)、ESDI(增强型小型磁盘接口)、IDE(集成驱动电子设备)、PCI-E(外围组件互连-快速)、ATA(高级技术附件)、SATA(串行ATA)、PATA(并行ATA)、SAS(串行连接的SCSI)和USB(通用串行总线)等。

半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)在写入操作期间执行相位匹配操作。控制器1300可以控制半导体器件1400(K:1)在写入操作期间执行数据输入/输出操作。在写入操作期间，使用DLL时钟，通过补偿与输入与时钟同步的命令的第一路径和输入选通信号的第二路径一样多的延迟量，每个半导体器件1400(K:1)可以同步于时钟对选通信号和命令的相位进行匹配。此外，每个半导体器件1400(K:1)可以通过同步于时钟对选通信号和命令的相位进行匹配来执行数据输入/输出操作，从而防止数据输入/输出操作的错误。

控制器1300可以被实施为图1所示的控制器10。每个半导体器件1400(K:1)可以被实施为图1所示的半导体器件20。根据一个实施例，半导体器件20可以被实施为DRAM(动态随机存取存储器)、PRAM(相变随机存取存储器)、RRAM(电阻式随机存取存储器)、MRAM(磁性随机存取存储器)和FRAM(铁电随机存取存储器)中的一种。

为了说明性的目的，已经公开了本公开的有限数量的可能实施例。本领域技术人员将理解，在不脱离如所附权利要求书所限定的本公开的范围和精神的情况下，可以进行各种修改、添加和/或替换。