阅读说明：本技术 信号处理方法、装置及选择电路 (Signal processing method, device and selection circuit ) 是由 王宗磊 汪文祥 于 2018-08-27 设计创作，主要内容包括：本发明提供一种信号处理方法、装置及选择电路,本发明的方法,通过获取待处理的队列对应的位向量,并对所述位向量进行转换,以获取所述位向量对应的L组信号,每组信号对应于所述位向量中的每一项；根据预配置的选N逻辑,确定R选N的选择电路,所述R选N的选择电路包括至少一阶选择逻辑模块,每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路；采用所述R选N的选择电路,对所述L组信号进行选择处理,以从所述L组信号中选择表示未分配的N组信号；可以通过R选N的选择电路硬件实现从L组信号中选取出表示未分配的N组信号,R选N的选择电路的延迟时间很短,大大缩短了未分配项选择的延迟时间。(The invention provides a signal processing method, a device and a selection circuit, wherein the method comprises the steps of obtaining a bit vector corresponding to a queue to be processed, and converting the bit vector to obtain L groups of signals corresponding to the bit vector, wherein each group of signals corresponds to each item in the bit vector; determining a selection circuit of R-to-N according to pre-configured N-to-N logic, wherein the selection circuit of R-to-N comprises at least one order selection logic module, and each order selection logic module comprises at least one basic selection logic circuit of M-to-N; selecting the L groups of signals by adopting the R-to-N selection circuit so as to select N groups of signals which represent non-distribution from the L groups of signals; n groups of signals which are not distributed can be selected from the L groups of signals through the hardware of the R-to-N selection circuit, the delay time of the R-to-N selection circuit is short, and the delay time of selection of the non-distributed items is greatly shortened.)

信号处理方法、装置及选择电路

技术领域

本发明涉及通信技术领域，尤其涉及一种信号处理方法、装置及选择电路。

背景技术

对位向量中比特位的选择逻辑电路是微处理器中经常用到的一种基础电路。比如在支持乱序多发射的处理器中，为了在时钟的每一拍都能发射多条指令，处理器需要在重排序队列中为这多条指令分配重排序项。不仅在重排序队列中，凡是需要同时分配多个项目的其他队列，比如访存队列，都能使用同样的电路。

用位向量来表示队列的使用情况：0表示已分配，1表示未分配，选择逻辑电路的作用就是从给定的位向量中挑出未分配的值为1的项的位置。

现有的未分配项的选择方法是通过对位向量中的每一项逐一地判断是否为未分配，来选出位向量中未分配的项，延迟时间长。

发明内容

本发明提供一种信号处理方法、装置及选择电路，用以解决现有的未分配项的选择方法是通过对位向量中的每一项逐一地判断是否为未分配，来选出位向量中未分配的项，延迟时间长的问题。

本发明的一个方面是提供一种信号处理方法，包括：

获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一位项；

根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路；

采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号；

其中，所述L、R、M和N均为整数，R为M的整数倍，L小于等于R且L大于等于M，M等于2N。

本发明的另一个方面是提供一种信号处理装置，包括：

信息转换模块，用于获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一项；

电路确定模块，用于根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路；

选择处理模块，用于采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号；

其中，所述L、R、M和N均为整数，R为M的整数倍，L小于等于R且L大于等于M，M等于2N。

本发明的另一个方面是提供一种R选N的选择电路，包括：用于接收R组信号的第一阶选择逻辑模块，以及与所述第一阶选择逻辑模块相连接的第二阶选择逻辑模块；

所述第一阶选择逻辑模块包括一个K选N的选择电路和一个T选N的选择电路，所述K选N的选择电路和所述T选N的选择电路均包括至少一个M选N的基本选择逻辑电路，其中R＝K+T；

所述第二阶选择逻辑模块包括一个所述的M选N的基本选择逻辑电路；

其中，所述R，N，K，T和M均为整数，所述R，K和T均为M的整数倍，M等于2N。

本发明提供的信号处理方法、装置及选择电路，通过获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一项；根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路；采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号；可以通过R选N的选择电路硬件实现从L组信号中选取出表示未分配的N组信号，R选N的选择电路的延迟时间很短，大大缩短了未分配项选择的延迟时间。

附图说明

图1为本发明实施例提供的信号处理方法流程图；

图2为本发明实施例提供的L选N的选择电路的示意图；

图3为本发明实施例提供的处理单元的结构示意图；

图4为本发明实施例提供的另一处理单元的结构示意图；

图5为本发明实施例提供的8选4的基本选择逻辑电路的结构示意图；

图6为本发明实施例提供的32选4的选择电路的结构示意图；

图7为本发明实施例提供的信号处理装置的结构示意图。

通过上述附图，已示出本发明明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本发明构思的范围，而是通过参考特定实施例为本领域技术人员说明本发明的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

本发明所涉及的术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。在以下各实施例的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。

下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本发明的实施例进行描述。

实施例一

图1为本发明实施例提供的信号处理方法流程图；图2为本发明实施例提供的R选N的选择电路的示意图。本发明实施例针对现有的未分配项的选择方法是通过对位向量中的每一项逐一地判断是否为未分配，来选出位向量中未分配的项，延迟时间长的问题，提供了信号处理方法。如图1所示，该方法具体步骤如下：

步骤S101、获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一项。

本实施例中，用位向量来表示待处理的队列的使用情况，位向量中每一项用于表示一个队列的分配情况，用0表示已分配，1表示未分配。选择未分配的队列可以通过从位向量中选择值为1的项来实现。另外，本实施例中位向量中的项与位向量中的位表示同一概念。

例如，若当前需要选择4个未分配的队列，则可以从位向量中选出4个值为1的项。

该步骤中，对位向量进行转换，以获取位向量对应的L组信号，具体可以采用如下方式实现：

位向量的项数为L，对于位向量中的每一项，为该项分配一个唯一的索引，得到该项的值和索引组成的一组信号，最终可以得到L组信号。

其中，每组信号对应于所述位向量中的每一位，也即是对应于所述位向量中的每一项。

例如，以项数为4的位向量为例，给位向量的每一项添加索引，构成4组信号。具体的，位向量的4个项分别为in[3]，in[2]，in[1]和in[0]，则为位向量添加索引后得到的4组信号可以是：{“11”,in[3]}，{“10”,in[2]}，{“01”,in[1]}和{“00”,in[0]}。这里用“{}”来表示一组信号，“11”是in[3]的索引，“10”是in[2]的索引，“01”是in[1]的索引，“00”是in[0]的索引。

本实施例中，位向量的总项数可以用L表示，每一项对应于一组信号，每一组信号可以包括该项的值和索引。其中位向量中项的索引用于表示该项在位向量中的位置，位向量中的项与索引一一对应。

步骤S102、根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路。

本实施例中，L、R、M和N均为整数，R为M的整数倍，L小于等于R且L大于等于M，M等于2N。

本实施例中，预先设置多个M选N的基本选择逻辑电路。M选N的基本选择逻辑电路包括6选3的基本选择逻辑电路，8选4的基本选择逻辑电路，10选5的基本逻辑选择电路等。

本实施例中，N表示根据实际需要预先设定的需要从位向量中选择的值为1的未分配的项的个数，也就是选择L组信号中表示未分配的组信号的个数。

该步骤中，在确定R选N的选择电路时，若L是M的倍数，则确定一个L选N的选择电路，此时R等于L。

R选N的选择电路包括R组接收端子和N组输出端子，N组输出端子用于输出选择得到的N组未分配的组信号。其中每一组接收端子包括一个用于接收位向量的项对应信号的接收端子，另一个用于接收该位向量的项对应索引的接收端子；每一组输出端子包括一个用于输出位向量的项对应信号的接收端子，另一个用于输出该位向量的项对应索引接收端子。

如图2所示，以32选4为例，32选4的选择电路包括32组接收端子，用“XXXXX”表示索引，用“validY”表示位向量向的值，其中“X”可以表示0或1，“Y”可以表示任意数字。图2中的{“00000”，valid0}，{“00001”，valid1}，…，{“11110”，valid30}，{“11111”，valid31}表示32组信号；用{index0[4:0]，valid0[4:0]}，{index1[4:0]，valid1[4:0]},{index2[4:0]，valid2[4:0]},{index3[4:0]，valid3[4:0]}表示输出的4组信号。

可选的，位向量中各项的索引可以采用位掩码(mask)实现，或者还可以采用其他方式实现，本实施例此处不做具体限定。

例如，可以用“011”表示8位的位向量中的第3位，也可以用对应的位掩码“00000100”来表示同样的含义。

若L不是M的倍数，则确定正整数R，R大于L，且R是M的倍数，选取一个R选N的选择电路。向项数为L的位向量中添加值为0的项，将位向量扩展为位数为R的位向量，从位数为R的位向量中选择标识未分配的N组信号，即可实现从向位数为L的位向量中选择标识未分配的N组信号。

步骤S103、采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号。

本实施例中，所述R选N的选择电路包括R组接收端子。所述采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号，具体可以采用如下方式实现：

将所述L组信号输出到所述R选N的选择电路的L组接收端子；若L小于R，则向所述R选N的选择电路中除了与所述L组信号对应的L组接收端子外的剩余的接收端子输出索引对应的值为0的组信号。

例如，若L为70，N为4，则可以获取R为128，N为4的128选4的选择电路，将128位的位向量中除原有70个值之外的58个值接为0即可；或者，可以获取72选4的选择电路，将72位的位向量中除原有70个值之外的2个值接为0即可，这样更加节约资源。

进一步地，采用所述R选N的选择电路的第一阶选择逻辑模块，对接收的R组信号进行比较，获取M个待确定的未分配的组信号；采用所述R选N的选择电路的第二阶选择逻辑电路，对所述M个待确定的未分配的组信号进行比较，以获取表示未分配的N组信号。

例如，以R为32，N为4的选择电路为例，采用R选N的选择电路，对位向量中的每组信号进行选择处理，以从位向量中选择表示未分配的N组信号，具体的可以采用如下方式实现：

采用32选4的选择电路的第一阶选择逻辑模块，对32组信号进行比较，获取8个待确定的未分配的组信号。采用32选4的选择电路的第二阶选择逻辑电路，对8个待确定的未分配的组信号进行比较，以获取4个未分配的组信号。

本实施例中R选N的选择电路为硬件电路，R选N的选择电路可以同时对输入的R组信号进行选择处理，输出表示未分配的N组信号。

本发明实施例通过获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一项；根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路；采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号；可以通过R选N的选择电路硬件实现从L组信号中选取出表示未分配的N组信号，R选N的选择电路的延迟时间很短，大大缩短了未分配项选择的延迟时间。

实施例二

图3为本发明实施例提供的处理单元的结构示意图；图4为本发明实施例提供的另一处理单元的结构示意图；图5为本发明实施例提供的8选4的基本选择逻辑电路的结构示意图。

在上述实施例一的基础上，本实施例中，M选N的基本选择逻辑电路包括N个子选择逻辑模块。其中，每个子选择逻辑模块包括N个处理单元。

每个处理单元用于：

接收两组信号，并根据作为使能端的接收端子接收的一组信号的数值，从两组信号中确定一组为待确定的未分配的组信号，确定另一组为待确定的已分配的组信号；将待确定的未分配的组信号输出至处理单元所在的子选择逻辑模块中的下一个处理单元；将待确定的已分配的组信号输出至除处理单元所在的子选择逻辑模块的另一个子选择逻辑模块中的处理单元。

具体的，处理单元包括：用于接收一组信号的第一接收端子和第二接收端子；用于接收另一组信号的第三接收端子和第四接收端子；与第一接收端子和第三接收端子相连接的或门，且或门包括第一输出端子；与第一接收端子和第三接收端子相连接的与门，且与门包括第二输出端子；与第二接收端子、第四接收端子和用于使能的第一接收端子相连接的多路开关，多路开关包括第四输出端子；与第四接收端子相连接的第三输出端子。

其中，第一输出端子和第四输出端子用于输出处理单元所接收的两组信号中的一组待确定的未分配的组信号。

第二输出端子和第三输出端子用于输出一组待确定的已分配的组信号。

本实施例中，待确定的未分配的组信号用于表示两组信号中是未分配的组信号可能性较大的一组信号，待确定的已分配的组信号用于表示两组信号中是未分配的组信号可能性较小的一组信号。

若输入的两组信号中至少一组信号为未分配的组信号，那么待确定的未分配的组信号就是未分配的组信号；若输入的两组信号均为已分配的组信号，那么待确定的未分配的组信号和待确定的已分配的组信号均是已分配的组信号；若输入的两组信号均为未分配的组信号，那么待确定的未分配的组信号和待确定的已分配的组信号均是未分配的组信号。

如图3所示，处理单元包括与门、或门和选择器。处理单元包括用于接收一组信号g0的第一接收端子和第二接收端子，第一接收端子用于接收g0组信号中的数值信号valid0，第二接收端子用于接收g0组信号中的索引信号index0。处理单元还包括用于接收另一组信号g1的第三接收端子和第四接收端子，第三接收端子用于接收g1组信号中的数值信号valid1，第四接收端子用于接收g1组信号中的索引信号index1。

处理单元的第一输出端子输出的s_valid信号为第一接收端子接收的数值信号valid0和第三接收端子接收的数值信号valid1的逻辑或，第二输出端子输出的f_valid信号为第一接收端子接收的数值信号valid0和第三接收端子接收的数值信号valid1的逻辑与。

valid0作为使能信号输入多路开关中，在使能信号为0时，多路开关的第四输出端子输出的s_index信号为index1，在在使能信号为1时，多路开关的第四输出端子输出的s_index信号为index0。

处理单元的第一输出端子输出的s_valid信号和第四输出端子输出的s_index信号作为一组信号，是待确定的未分配的组信号。处理单元的第二输出端子输出的f_valid信号和第三输出端子输出的f_index信号作为一组信号，待确定的已分配的组信号。

用0标记用于接收用g0表示的一组信号的接收端子，用于1标记用于接收用g1表示的一组信号的接收端子。用s标记用于输出用s0表示的一组信号的输出端子，用f用于输出用f0表示的一组信号的输出端子，图3所示的处理单元可以简记为图4所示。

本实施例中，如图5所示，以8选4的基本选择逻辑电路为例，对L选N路的基本选择逻辑电路的结构进行示例性地说明。

图5中虚线框内的部分为8选4的基本选择逻辑电路中的一个子选择逻辑模块，每个子选择逻辑模块包括4个处理单元。8选4的基本选择逻辑电路由16个处理单元排列成为一个4行4列的阵列，每一行可以作为子选择逻辑模块。如图5中所示，每一个处理单元用于接收两组信号，并根据作为使能端的接收端子接收的一组信号的数值，从两组信号中确定一组为待确定的未分配的组信号(用s标记)，确定另一组为待确定的已分配的组信号(用f标记)，将待确定的未分配的组信号输出至处理单元所在的子选择逻辑模块中的下一个处理单元；将待确定的已分配的组信号输出至除处理单元所在的子选择逻辑模块的另一个子选择逻辑模块中的处理单元。图5中的o0，o1，o2，o3分别表示8选4的基本选择逻辑电路输出的4组信号。

图5中仅仅给出了8选4的基本选择逻辑电路中16个处理单元构成阵列的一种可行连接方式，本实施例的其他实施方式中，8选4的基本选择逻辑电路中的多个处理单元还可以有其他的连接方式，本实施例此处不做具体限定。

例如，图5中第1行的4个处理单元输出的待确定的未分配的组信号(用s标记)分别作为第2行、第4行和第3行的处理单元的输入信号；在其他实施方式中，第1行的4个处理单元输出的待确定的未分配的组信号(用s标记)还可以分别作为第2行、第3行和第4行的处理单元的输入信号；或者还可以分别作为第3行、第2行和第4行的处理单元的输入信号，等等。

另外，可以采用与上述8选4的基本选择逻辑电路类似的结构，使用相同结构的处理单元6选3的本选择逻辑电路和10选5的本选择逻辑电路等M选N的基本选择逻辑电路，本实施例此处不做具体限定。

例如，6选3的本选择逻辑电路可以采用与8选4的基本选择逻辑电路类似的结构，使用9个处理单元排列成为3行3列的阵列得到。10选5的本选择逻辑电路可以采用与8选4的基本选择逻辑电路类似的结构，使用25个处理单元排列成为5行5列的阵列得到。

本发明实施例对处理单元和M选N的基本选择逻辑电路的结构进行了详细地说明，本发明实施例提供的M选N的基本选择逻辑电路能够硬件实现从M组信号中选取出表示未分配的N组信号，由M选N的基本选择逻辑电路组成的R选N的选择电路能够硬件实现从L组信号中选取出表示未分配的N组信号，大大缩短了未分配项选择的延迟时间。

实施例三

图6为本发明实施例提供的32选4的选择电路的结构示意图。在上述实施例二的基础上，本发明实施例提供一种R选N的选择电路。具体的，采用递归的方式，R选N的选择电路由多个M选N的基本选择逻辑电路构成。

R选N的选择电路包括：用于接收R组信号的第一阶选择逻辑模块，以及与所述第一阶选择逻辑模块相连接的第二阶选择逻辑模块。

所述第一阶选择逻辑模块包括一个K选N的选择电路和一个T选N的选择电路，所述K选N的选择电路和所述T选N的选择电路均包括至少一个M选N的基本选择逻辑电路，其中R＝K+T。

所述第二阶选择逻辑模块包括一个所述的M选N的基本选择逻辑电路。

其中，所述R，N，K，T和M均为整数，所述R，K和T均为M的整数倍，M等于2N。

进一步地，采用递归的方式，K选N的选择电路和T选N的选择电路也可以采用与R选N的选择电路类似的结构实现，最终R选N的选择电路可以由多个M选N的基本选择逻辑电路构成。

本实施例中的M选N的基本选择逻辑电路具体可以采用上述实施例二中提供的M选N的基本选择逻辑电路，本实施例此处不再赘述。

综上，本实施例提供的方法可以实现对任意位数的位向量中选择出N组信号。

例如，以R为32，N为4的32选4的选择电路为例，对R选N的选择电路进行详细地说明。

32选4的选择电路包括用于接收32组信号的第一阶选择逻辑模块，以及与第一阶选择逻辑模块相连接的第二阶选择逻辑模块。

其中，第一阶选择逻辑模块可以包括2个16选4的选择电路，第二阶选择逻辑模块包括1个8选4的基本选择逻辑电路。

如图6所示，32选4的选择电路包括两个16选4的选择电路和一个8选4的基本选择逻辑电路。两个16选4的选择电路作为32选4的选择电路的第一阶选择逻辑模块，用于接收32组信号。每个16选4的选择电路接收16组信号，并从中选择输出4组信号输。一个8选4的基本选择逻辑电路作为32选4的选择电路的第二阶选择逻辑模块，用于接收32选4的选择电路的第一阶选择逻辑模块输出的8组信号，并从中选择输出4组信号。

进一步地，对于16选4的选择电路，可以采用与32选4的选择电路相似的结构实现。16选4的选择电路的第一阶选择逻辑模块包括2个8选4的基本选择逻辑电路，16选4的选择电路的第二阶选择逻辑模块包括1个8选4的基本选择逻辑电路。

本实施例中的8选4的基本选择逻辑电路可以采用实施例二中所提供的8选4的基本选择逻辑电路。

本发明实施例通过递归的方式，实现通过多个用M选N的基本选择逻辑电路构成R选N的选择电路，能够通过硬件实现从R组信号中选取出表示未分配的N组信号，R选N的选择电路的延迟时间很短，大大缩短了未分配项选择的延迟时间。

实施例四

图7为本发明实施例提供的信号处理装置的结构示意图。本发明实施例提供的信号处理装置可以执行信号处理方法实施例提供的处理流程。如图7所示，该装置70包括：信息转换模块701，电路确定模块702和选择处理模块703。

具体地，信息转换模块701用于获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一项。

电路确定模块702用于根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路。

选择处理模块703用于采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号。

其中，所述L、R、M和N均为整数，R为M的整数倍，L小于等于R且L大于等于M，M等于2N。

本发明实施例提供的装置可以具体用于执行上述任意方法实施例所提供的方法，具体功能此处不再赘述。

本发明实施例通过获取待处理的队列对应的位向量，并对所述位向量进行转换，以获取所述位向量对应的L组信号，每组信号对应于所述位向量中的每一项；根据预配置的选N逻辑，确定R选N的选择电路，所述R选N的选择电路包括至少一阶选择逻辑模块，每阶选择逻辑模块包括至少一个M选N的基本选择逻辑电路；采用所述R选N的选择电路，对所述L组信号进行选择处理，以从所述L组信号中选择表示未分配的N组信号；可以通过R选N的选择电路硬件实现从L组信号中选取出表示未分配的N组信号，R选N的选择电路的延迟时间很短，大大缩短了未分配项选择的延迟时间。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本领域技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求书指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求书来限制。