集成的超长时间常数时间测量设备和制造过程
阅读说明：本技术 集成的超长时间常数时间测量设备和制造过程 (Integrated ultra-long time constant time measurement apparatus and manufacturing process ) 是由 A·马扎基 P·弗纳拉 于 2019-08-30 设计创作，主要内容包括：本公开的实施例涉及集成的超长时间常数时间测量设备和制造过程。一种集成的超长时间常数时间测量设备包括串联连接的基本电容性元件。每个基本电容性元件由第一导电区域、介电层和第二导电区域的堆叠形成,介电层具有的厚度适合于允许电荷通过直接隧道效应流动。第一导电区域容纳在从半导体衬底的正面向下延伸到半导体衬底中的沟槽中。介电层位于半导体衬底的第一面上,特别是位于沟槽中的第一导电区域的一部分上。第二导电区域位于介电层上。(Embodiments of the present disclosure relate to integrated ultralong time constant time measurement devices and manufacturing processes. An integrated ultra-long time constant time measurement device includes a series connection of elementary capacitive elements. Each elementary capacitive element is formed by a stack of a first conductive region, a dielectric layer and a second conductive region, the dielectric layer having a thickness suitable to allow the flow of charges through direct tunneling. The first conductive region is received in a trench extending downward into the semiconductor substrate from the front surface of the semiconductor substrate. The dielectric layer is located on the first side of the semiconductor substrate, in particular on a portion of the first conductive region in the trench. The second conductive region is on the dielectric layer.)
相关申请的交叉引用
本申请要求于2018年8月31日提交的法国专利申请1857842的优先权，其内容在法律允许的最大程度上通过引用整体并入本文。
技术领域
实施例和实现总体上涉及集成电路，并且更具体地涉及超长时间常数时间测量设备的制造。
背景技术
超长时间常数(ULTC)时间测量电路有资格在数十分钟到数小时的量级对应用范围进行测量。
在很多应用中，希望具有表示两个事件之间经过的时间的信息，无论是其精确的还是近似的测量值。
该申请的一个示例涉及防欺诈措施，其中系统被锁定足够长的时间以使其成为威慑。这些预防措施适用于半侵入性攻击(例如，采用故障注入的分析技术)或非侵入式攻击(诸如，暴力攻击或侧通道攻击)。通常，这种类型的攻击基于实现多次重复迭代和精确同步的自学习方法。
在这种情况下，将系统锁定达大约一小时或几十分钟的持续时间足以阻止欺诈方采用这种方法。
通过锁定系统的这种类型的防止具有临时和非破坏性的优点，例如在故障或操作错误被检测为欺诈尝试的情况下。
当然，希望系统的停用不会破坏测量锁定的持续时间的操作。
例如在美国专利No.8,872,177(也参见FR 2981190A1)中已经提出了一种电子设备，该专利通过引用并入本文，其中通过测量预先充电的电容性存储元件的剩余电荷来确定两个事件之间经过的时间，电容性存储元件连接到在介电空间中具有泄漏的一系列电荷流电容性元件。电容性存储元件的剩余电荷表示在放电期间经过的时间。
根据美国专利No.8,872,177的教导，电容性元件的介电空间包括***漏的厚介电层和更薄的泄漏区域，以允许电荷通过隧道效应泄漏，并且因此以控制上述泄漏区域的尺寸为目的来产生。
一个缺点是，在实践中，泄漏区域被较厚的介电层包围，特别是硅ONO(氧化物氮化物氧化物)层，介电层使用不可忽略的总衬底面积并且施加高粒度设计规则，即，其最小尺寸相对较大，并且其实施例体积较大。
然而，希望减小集成电路的占用面积。
因此，需要一种能够在数十分钟到数天的量级测量时间流逝而不需要电源、基本上与温度无关并且还具有最小化的覆盖区的超长时间常数时间测量设备和措施。
发明内容
根据一个方面，提出了一种集成的超长时间常数时间测量设备，其包括串联的多个基本电容性元件、电容性存储元件，电容性存储元件连接到串联的基本电容性元件的一端并且能够被充电，串联的基本电容性元件被配置为对充电的电容性存储元件放电，并且向串联的基本电容性元件的至少一个节点传送物理量，该物理量表示电容性存储元件的放电、以及表示在电容性存储元件的放电操作开始与物理量被传送的时刻之间经过的持续时间，其中每个基本电容性元件包括第一导电区域、介电层和第二导电区域的堆叠，介电层具有的厚度适合于允许电荷通过直接隧道效应流动，其中第一导电区域容纳在从半导体衬底的正面向下延伸到衬底中的沟槽中，而介电层位于衬底的正面上，并且第二导电区域位于介电层上。
因此，由于定位在两个导电区域之间的介电层的整个界面具有适合于允许电荷通过直接隧穿效应循环的厚度，因此这种实施例不会造成大的面积损失。具体地，已经获取了相对于上述参考超长时间常数时间测量设备技术的1/3.5的面积。
此外，实际上有利的是，在串联连接的基本电容性元件的至少一个节点处而不是直接在电容性存储元件的端子处，测量表示电容性存储元件的放电的量。
根据一个实施例，每个基本电容性元件的第一导电区域、介电层和第二导电区域的上述堆叠面向在上述正面上容纳第一导电区域的上述沟槽的一部分而被定位。
这允许要优化的面积的使用。
根据一个实施例，基本电容性元件通过两个连续的基本电容性元件共用的第二导电区域或者通过两个连续的基本电容性元件共用的第一导电区域交替地彼此串联电连接。
这允许要优化的面积的使用。
根据其中半导体衬底包括从正面竖直延伸到衬底中的电隔离区域的一个实施例，容纳每个基本电容性元件的第一导电区域的上述沟槽穿过电隔离区域。
这使得例如可以防止电流泄漏到衬底中而不为此提供面向衬底的另一厚度的电介质。
根据一个实施例，串联的多个基本电容性元件被定位在半导体阱中，该半导体阱容纳在衬底中并且包括第一触点和第二触点，这些触点是通过穿过阱的电路径而电连接的，其电路经包括定位在沟槽底部与阱底部之间的部分，并且该设备还包括被配置为在第一触点与第二触点之间检测阱中的电不连续性的检测电路。
因此，如果在第一触点与第二触点之间、在阱中检测到电不连续性，这将表示从背面蚀刻衬底，则检测电路将能够例如命令针对这种蚀刻的预防性或破坏性对策。
所提出的是一种用于测量持续时间的方法，其包括以下操作：对如上所述的设备的电容性存储元件充电，通过串联连接的多个基本电容性元件对充电的电容性存储元件进行放电，并且串联连接的多个基本电容性元件的至少一个节点上获取上述物理量，该物理量表示电容性存储元件的放电、以及表示在电容性存储元件的放电操作的开始与物理量被获取的时刻经过的上述持续时间。
根据另一方面，提出了一种用于制造集成的超长时间常数时间测量设备的方法，其包括：形成从半导体衬底的正面向下延伸到衬底中的沟槽的操作；形成容纳在上述沟槽中的第一导电区域的操作；形成位于正面上的介电层的操作，介电层具有的厚度适合于允许电荷通过直接隧道效应流动；形成位于上述介电层上的第二导电区域的操作，第一导电区域、介电层和第二导电区域的相应堆叠形成串联的多个基本电容性元件，该工艺还包括：形成连接到串联的多个基本电容性元件的一端的电容性存储元件的操作。
根据一种实现，形成介电层和第二导电区域的操作面向在上述正面上容纳第一导电区域的上述沟槽的宽度的相应部分而被定位。
根据一种实现，形成沟槽和相应的第一导电区域的操作以及形成介电层和相应的第二导电区域的操作相对地定位，以便通过两个连续的基本电容性元件共用的第二导电区域或者通过两个连续的基本电容性元件共用的第一导电区域交替地形成彼此串联电连接的多个基本电容性元件。
根据一种实现，该工艺包括形成从正面竖直延伸到衬底中的电隔离区域的操作，并且形成容纳第一导电区域的沟槽的上述操作通过电隔离区域实现。
根据一种实现，该工艺包括在衬底中形成半导体阱的先前操作，以及形成第一触点和第二触点的操作，这些触点通过穿过阱的电路径电连接，电路径包括定位在沟槽底部与阱底部之间的部分，该工艺还包括在第一触点与第二触点之间检测阱中的电不连续性的操作。
附图说明
通过研究完全非限制性实施例和实现方式的详细描述以及附图，本发明的其他优点和特征将变得很清楚，在附图中：
图1示出了超长时间常数时间测量设备的实施例；
图2是图1所示实施例的应用的电路图；
图3和4示出了超长时间常数时间测量设备的变型，其包括被配置为检测电不连续性的检测电路；以及
图5示出了制造诸如图1至4所示的用于时间测量设备的制造步骤。
具体实施方式
图1示出了超长时间常数时间测量设备10的一个实施例的示例。
设备10属于在半导体衬底1(例如，p掺杂硅衬底)上产生的集成电路。在本说明书中，设备10形成在衬底1的一部分中，该部分掺杂有与衬底的其余部分相反的导电类型。该掺杂部分形成半导体阱2，即单阱；在这种情况下，可以在下文中引用术语“衬底”以便指代定位在阱2中的部分，特别是相对于电隔离区域STI和沟槽TR。
标准正交坐标系在竖直方向Z、水平方向X和垂直于图的截面(XZ)的方向Y上定向图1。
设备10包括串联电连接的多个基本电容性元件C31、C32、C33、……、C3n。
每个基本电容性元件C31-C3n包括第一导电区域P1、介电层DI和第二导电区域P2的堆叠。例如，第一导电区域P1和第二导电区域P2可以由导电多晶硅形成，并且介电层DI由氧化硅制成。
介电层DI的厚度是合适的，特别是根据所使用的材料的介电常数，以允许电荷通过直接隧道效应循环，特别是在下面参考图2描述的条件下。
在每个基本电容性元件C31-C3n中，第一导电区域P1容纳在沟槽TR中。每个沟槽TR从半导体衬底的正面FA向下(沿Z方向)延伸到衬底中，而介电层DI位于衬底的正面FA上，并且第二导电区域P2位于介电层DI上。
在本说明书中，正面FA位于XY平面中。
每个沟槽TR在其侧面和底部包括绝缘封套OX。
与传统技术不同，这样的实施例可以通过遵循用于集成电路的逻辑部分的设计规则来获取，这些规则将例如第二导电区域P2的条带的宽度限制为0.04μm并且将两个这样的条带之间的间隔限制为0.10μm，以及将沟槽TR的宽度限制为0.11μm并且将两个沟槽之间的间隔限制为0.11μm。根据这些设计规则，基本电容性元件的实施例的面积小于0.1μm2，这可以表示为比基于传统技术的基本电容性元件的面积的1/3.5的面积。
在图1所示的示例中，每个基本电容性元件C31-C3n的第一导电区域P1、介电层DI和第二导电区域P2的堆叠面向容纳第一导电区域P1的沟槽TR的宽度的一部分而被定位。这里表示定位在正面FA上的第一导电区域P1的“暴露”表面的宽度W。具体地，介电层和第二导电区域P2在第一导电区域P1的表面处、在宽度W的方向X上被堆叠在***部分上。
在该示例中，这允许上述多个基本电容性元件彼此串联电连接，同时优化所消耗的面积的量。基本电容性元件通过两个连续的基本电容性元件C3i-1、C3i(其中i是整数，使得2≤i≤n-1的)共用的第二导电区域P2或者通过两个连续的基本电容性元件C3i、C3i+1(其中i是整数，使得2≤i≤n-1)共用的第一导电区域P1交替地连接。
具体地，基本电容性元件C31直接经由与基本电容性元件C32共用的第二导电区域P2(即，这里是设置有接触节点F1的区域P2)而与基本电容性元件C32串联连接。接下来，基本电容性元件C32直接经由与基本电容性元件C33共用的第一导电区域P1(即，设置有接触节点F2的区域P1)而与基本电容性元件C33串联连接。连续的基本电容性元件经由公共的第二导电区域P2或第一导电区域P1以这种方式彼此连接。在两个连续的基本电容性元件C3j、C3j+1(其中j是整数，使得1≤j≤n-1)之间，串联连接的多个基本电容性元件的每个节点在此包括接触节点Fj，该接触节点Fj旨在传送基本电容性元件C31-C3n的电荷的测量值。
可以设想这样的配置，其中每个基本电容性元件C31-C3n的第一导电区域P1、介电层DI和第二导电区域P2的堆叠在第一导电区域P1的表面处面向沟槽TR在X方向上的整个宽度W而被定位。因此，下一基本电容性元件的类似堆叠在相同的第一导电区域P1上沿着方向Y偏移。例如，当在平面XY中从上方观察时，该配置限定了采取褶皱或阶梯形状或采取任何其他形状的路线。
以这种方式彼此连接的基本电容性元件C31-C3n形成一系列电容性元件C3，也称为“流元件C3”。第一接触节点17形成在一系列电容性元件C3的一端，并且第二接触节点18形成在一系列电容性元件C3的另一端。
“制造接触节点”的含义是例如硅膜的金属硅化，以允许向其施加欧姆耦合。
此外，在该实施例中，半导体衬底1包括从正面FA竖直(沿Z方向)延伸到衬底中的电隔离区域STI。电隔离区域STI例如是浅沟槽隔离。因此，容纳每个基本电容性元件的第一导电区域P1的沟槽TR穿过电隔离区域STI。
沟槽TR比电隔离区域STI进一步竖直地向下延伸到衬底1中。因此，隔离封套OX可以例如仅定位在沟槽TR的侧面的面向衬底1的部分上。
图2是上面参考图1描述的设备10的一个应用的电路图，图1和2中共同的附图标记表示相同的元件。
设备10还特别包括能够被充电并且连接到基本电容性元件的一系列电容性元件C3的第一端17的电容性存储元件C1。该一系列电容性元件C3被配置为对充电的电容性存储元件C1放电，并且向一系列电容性元件C3的至少一个节点F1-Fn-1传送表示电容性存储元件C1的放电的测量值。
因此，设备10包括第一电容性元件C1，第一电容性元件C1的第一电极11连接到浮动节点F，并且第一电容性元件C1的第二电极12连接到用于施加电位的端子13。设备10还包括第二电容性元件C2，第二电容性元件C2的第一电极14连接到节点F，并且第二电容性元件C2的第二电极15连接到用于施加电位的端子16。
电路10包括具有基本电容性元件C31、C32、C33、……、C3n的一系列电容性元件C3，一系列电容性元件C3的第一节点17在一系列电容性元件C3的一端连接到节点F，一系列电容性元件C3的第二节点18在一系列电容性元件C3的另一端连接到用于施加电位的端子19。每个基本电容性元件C31-C3n的介电空间由于其介电常数和/或其厚度而被设计成随时间呈现出不可忽略的泄漏。电容性元件C1具有的电荷保持容量高于一系列电容性元件C3的等效电容，并且电容性元件C2的电荷保持容量高于一系列电容性元件C3的电荷保持容量但低于元件C1的电荷保持容量。
发明人已经观察到，当基本电容性元件串联连接时，当通过隧道效应泄漏时，电荷所看到的电阻与基本电容性元件的数目成比例地增加，导致对存储元件C1放电的速度呈指数下降。
电容性元件C1(存储元件)的一个作用是存储电荷。具有基本电容性元件C31-C3n(流元件)的一系列电容性元件C3的一个作用是相对于其电极11与地的直接连接相对缓慢地对存储元件C1进行放电。电容性元件C2的一个作用是允许电荷被注入电容性元件C1中，同时通过在节点F与端子13之间施加电源电压来避免对流元件C3直接对存储元件C1充电的应力。
在初始化电荷保持阶段的步骤中，端子13和19处于参考电位，例如地电位。高电源电位(相对于地的正电压)被施加到端子16，导致电容性元件C1充电。
作为变型，为了对元件C1充电，端子19可以接地，并且端子16和13分别相对于地放置在正和负电位。
当在端子16和13之间不再施加电源电压时，例如当电路不再被供电时，存储元件C1以受控方式(相对缓慢地)通过流元件C3进行放电。应当注意，当电路仍然被供电时，也可以提供受控的放电阶段。
在放电阶段期间，端子13、16和19可以悬置，或者放置在同一参考电位处，例如地电位。
在读取步骤中，在放电阶段之后，测量存储元件C1的剩余电荷(对于测量操作，必须向设备供电)。元件C1的剩余电荷被认为表示在初始化步骤结束与读取步骤之间经过的时间。
如果需要，可以提供重新初始化(重置)步骤，以便通过电容性元件C2对存储元件C1完全放电。为此，端子19和16可以接地，并且端子13处于高电源电位。作为变型，端子19可以接地，并且端子13和16分别相对于地放置在正和负电位。
还可以提供加速的受控放电阶段，以用于对存储元件C1(通过流元件C3)放电，例如用于测试时间测量电路。为此，端子19可以接地，并且端子13和16可以以相对于地面为正的同一电位偏置，例如在地电位与高电源电位之间的电位。
在图2的示例中，多个比较器CPj(其中j是整数，使得1≤j≤n-1)连接到流元件C3的中间节点Fj。在读取阶段，每个比较器CPj接收电容性元件C3j和C3j+1共用的节点Fj的电位作为输入，并且将该电位与阈值进行比较。在一个实施例示例中，为所有比较器设置同一比较阈值，例如，当存储元件C1充电时，该阈值低于节点Fn-1所采用的电位。每个比较器CPj通过输出端子Oj传送二进制信息。当存储元件C1放电时，比较器将从比较器CPn-1开始一个接一个地切换。由在端子Oj(n-1位)上可用的一组二进制信息形成的二进制字提供与存储元件C1的充电状态有关的信息，并且因此提供与从元件C1的放电阶段的开始经过的时间有关的信息。与用于测量直接连接到元件C1的端子的剩余电荷的电路相比，该测量电路具有设计简单的优点。
为了使电路10正常工作，节点F和中间节点Fj优选地是浮动节点，即通过介电空间与施加电势的任何端子分开的节点，而不是直接连接到芯片的半导体衬底的未隔离区域的节点(在这种情况下，到衬底中的泄漏可能相对于通过流元件C3的泄漏而占主导地位)。
作为实施例示例，各种电容性元件C1、C2、C3的介电空间可以由氧化硅形成。在该示例中，电容性存储元件C1的介电层的厚度可以在150到200之间，电容性元件C2的介电层的厚度可以在70到100之间，并且基本电容性电荷流元件C31-C3n的介电层的厚度可以在20的量级。
在任何情况下，由于所使用的电介质的厚度，电容性元件C1和C2表现出相对于流元件C3可忽略不计的寄生泄漏(通过它们的介电空间的泄漏)。
图3和4示出了一个实施例示例的两个变型，其中超长时间常数时间测量设备10包括检测电路DET，检测电路DET被配置为在第一触点301/401与第二触点302/402之间检测阱2中的电不连续性。
具体地，由于时间测量设备可以用于防止通过逆向工程的欺诈尝试，诸如尝试取回专有信息，该实施例示例为设备增加了附加的保护，例如在欺诈方已经检测到该时间测量设备并且将结构接地以使得其瞬间放电的情况下。
在该实施例中，设备10被定位在容纳在半导体衬底1中的半导体阱2中。
在图3的变型中，半导体阱2是单阱，即具有与半导体衬底1的导电类型相反的导电类型的阱。因此，阱2和衬底1通过特别地限定阱2的底部的pn结而电隔离。
在图4的变型中，半导体阱2是三阱，即具有与半导体衬底1的导电类型相同的导电类型的阱，例如p型导电性。阱2和衬底1通过相反导电类型(例如，n型导电)的掩埋半导体层NISO而竖直电隔离，并且通过也具有相反导电类型的半导体轴NW而横向电隔离。因此，p-n和n-p(或n-p和p-n，取决于完全反向导电类型)结允许阱2和衬底1电隔离以用于正偏置和负偏置。阱2与掩埋半导体区域5之间的p-n结限定阱2的底部。
在两种变型中，半导体阱2包括通过阱2的电路径而电连接的第一触点301/401和第二触点302/402。电路径在容纳第一导电区域P1的沟槽TR的底部与相应阱2的底部之间穿过。因此，电路径包括被定位在上述沟槽TR的底部与阱2的底部之间的部分。
如果从衬底1的背面向下到沟槽TR的底部附近进行蚀刻310/410，则电路将被破坏。因此，测量第一触点301/401与第二触点302/402之间的连续性允许容易地检测这种蚀刻310/410。
为此，检测电路DET被配置为测量第一触点301/401与第二触点302/102之间的连续性。因此，检测电路DET能够生成不连续性揭示信号，例如当执行来自背面的攻击时。
例如，不连续性揭示信号可以用于触发用于防止这种攻击的对抗设备。
图5示意性地示出了诸如以上参考图1至4描述的时间测量设备的制造步骤。
在初始步骤51中，例如在具有正面FA的半导体衬底1中制备阱2。
步骤52包括形成从正面FA竖直延伸到衬底1中的电隔离区域STI的操作。例如，该步骤根据形成浅沟槽隔离的过程来实现。
步骤53包括形成从半导体衬底的正面FA向下延伸到衬底1中的沟槽TR的操作。形成沟槽TR的操作通过电隔离区域STI实现。
步骤53可以包括用于在衬底1的阱2中蚀刻沟槽TR的干法蚀刻。控制该蚀刻53的设计规则可以例如限定沟槽的最小宽度为0.11μm，并且限定两个沟槽之间的最小间隔为0.11μm。
步骤53还可以包括至少在由阱2围绕的沟槽的底部和侧面的部分上形成绝缘封套OX的操作。
步骤54包括形成容纳在上述沟槽TR中的第一导电区域P1的操作。形成第一导电区域P1的操作可以包括沉积多晶硅的操作，然后是化学机械抛光操作，以便去除超出正面FA的水平的多余材料。
步骤55包括形成位于正面FA上的介电层DI的操作，特别是在面对正面FA上的第一导电区域P1的表面的相应部分的部分上而被定位。
介电层DI的厚度适合于允许电荷通过直接隧穿效应流动；例如，形成介电层DI的操作可以包括为旨在用于逻辑操作的MOS晶体管栅极的部分或完全生长氧化物层的操作。
步骤56包括形成位于上述介电层DI上的第二导电区域P2的操作。形成第二导电层P2的操作还可以包括沉积多晶硅的操作，然后是干法蚀刻(例如，与用于限定旨在用于逻辑操作的MOS晶体管的蚀刻相同的蚀刻)。控制该操作53的设计规则可以例如限定第二导电区域P2的条带的最小宽度为0.04μm，并且限定两个条带之间的最小间隔为0.10μm。
形成第一导电区域P1、介电层DI和第二导电区域P2的各个堆叠，以便获取串联电连接的多个基本电容性元件C31-C3n。
为此，步骤53、54、55和56可以相对于彼此布置，以便通过作为两个连续的基本电容性元件共用的第二导电区域P2或者通过作为两个连续的基本电容性元件共用的第一导电区域P1，交替地形成彼此串联电连接的多个基本电容性元件C31-C3n。
步骤57还包括形成电容性存储元件C1的操作，该电容性存储元件C1能够被充电并且连接到基本电容性元件的系列C3的第一端17，因此允许获取以上参考图2描述的类型的超长时间常数时间测量设备10。
在操作中，通过基本电容性元件的系列C3对先前充电的电容性存储元件C1放电，并且在一系列电容性元件C3的至少一个节点F1-Fn-1上提供表示电容性存储元件C1的放电的测量值，使得能够测量几十分钟到几天数量级的时间跨度。
此外，该工艺还可以包括在衬底1中形成半导体阱2的在先操作(例如，在步骤51中)以及在阱2中形成通过电路径电连接的第一触点301、401和第二触点302、402的操作，电路径包括被定位在沟槽TR的底部与阱2的底部之间的部分。因此，步骤58可以包括在第一触点301/401与第二触点302/402之间检测阱2中的电不连续性的操作DET，以使得能够揭示通过从背面蚀刻集成电路而进行的攻击。
有利地，该工艺可以与用于制造掩埋竖直栅极晶体管的工艺同时实现，例如属于非易失性存储器的存储器单元的工艺。当然，在集成电路旨在包括掩埋竖直栅晶体管的情况下，该实现是有利的，其中上面参考步骤51至58描述的过程能够独立地实现。
在初始步骤51中制备的同一衬底1的非易失性存储器NVM部分中，在步骤62中与步骤52同时产生隔离区域STI。
与步骤53同时进行的步骤63包括形成旨在容纳导电竖直栅极区域P1的竖直栅极GV沟槽的操作，该沟槽从衬底1的第一面(4)向下延伸到衬底1中。步骤63包括在竖直栅极GV沟槽的底部和侧面上形成介电封套的操作。
与步骤54同时执行的步骤64包括形成容纳在上述竖直栅极GV沟槽中的导电栅极区PG的操作。
因此，在完成特别是在竖直栅极GV的边缘处、在衬底1的正面4的位置处注入漏极区域的上游或下游步骤时，以及在完成竖直栅极GV沟槽的底部、在阱2中形成掩埋源区的操作时，在步骤65中获取掩埋竖直栅极晶体管TEGV。
此外，本发明不限于这些实施例，而是包括其所有变型；例如，可以设想在适合于保持电荷的任何电路中使用所提出类型的电荷流设备以便测量时间，而不是参考图2描述的那样。