具有带有升高栅极的指形件的门控二极管
阅读说明：本技术 具有带有升高栅极的指形件的门控二极管 (Gated diode with fingers with raised gate ) 是由 洪全敏 尹春山 陈瑜 于 2019-09-02 设计创作，主要内容包括：集成电路具有带有一个或多个二极管指形件的第一门控二极管。每个二极管指形件具有升高栅极、底层p型扩散体和底层n型扩散体。每个扩散体具有基极区和位于所述基极区与所述升高栅极之间的环形侧区,使得所述扩散体具有支持所述二极管指形件的更大电流电平的增加的侧向表面积,这使得门控二极管比不具有升高栅极的等效常规门控二极管能够用更少指形件实施并且因此具有更小的布局面积。所述第一门控二极管可以用类似的第二门控二极管实施以形成所述集成电路的ESD保护电路系统。(The integrated circuit has a first gated diode with one or more diode fingers. Each diode finger has a raised gate, an underlying p-type diffusion, and an underlying n-type diffusion. Each diffusion has a base region and an annular side region between the base region and the raised gate such that the diffusion has an increased lateral surface area that supports a greater current level of the diode fingers, which enables the gated diode to be implemented with fewer fingers and thus a smaller layout area than an equivalent conventional gated diode without a raised gate. The first gated diode may be implemented with a similar second gated diode to form ESD protection circuitry of the integrated circuit.)
技术领域
本发明涉及集成电路(IC)，并且更具体地说涉及IC二极管，诸如用于静电放电(ESD)保护的那些IC二极管。
背景技术
集成电路通过在一系列制造步骤中选择性地向半导体衬底添加材料和从半导体衬底移除材料来制造。例如，p(正)或n(负)掺杂阱区通过掩蔽将保持未掺杂的区，并且然后施加适当的p型掺杂剂材料或n型掺杂剂材料以在剩余未掩蔽区中形成p/n阱而在衬底上形成。在这类制造步骤期间，p/n阱将全部形成为具有相同厚度(也称为深度)，该厚度由期望的集成电路系统的要求决定。
一种已知类型的集成电路系统为ESD保护电路系统，该ESD保护电路系统被设计成保护在同一衬底上形成的其它电路系统免受静电放电(ESD)事件的影响，在该静电放电(ESD)事件期间，过电压(例如，充分高于IC高电源电压VDD的电压)或欠电压(例如，充分低于IC低电源电压VSS的电压)被施加到IC的输入/输出(I/O)端口(也称为I/O引脚或I/O垫)。
图1为一种已知类型的ESD保护电路系统100的示意性电路图，该ESD保护电路系统100被配置成保护其它(即，受保护)电路系统120免受在I/O引脚130处的ESD事件的影响。如图1所示，ESD保护电路系统100具有连接在VSS与I/O引脚130之间的第一二极管112和连接在I/O引脚130与VDD之间的第二二极管114。在其中施加到I/O引脚130的电压电平保持处于或高于低电源电压电平VSS以及处于或低于高电源电压电平VDD的正常操作期间，第一二极管112和第二二极管114都不传导电流。
然而，如果并且当施加到I/O引脚130的电压电平开始下降低于VSS一个二极管电压降(约0.7V)时，电流将开始从VSS流过第一二极管112到达I/O引脚130，从而限制在I/O引脚130处的欠电压状态的幅度，并且防止不期望大的欠电压施加到受保护电路系统120。类似地，如果并且当施加到I/O引脚130的电压电平开始超过VDD一个二极管电压降(约0.7V)时，电流将开始从I/O引脚130流过第二二极管114到达VDD，从而限制在I/O引脚130处的过电压状态的幅度，并且防止不期望大的过电压施加到受保护电路系统120。为了向受保护电路系统120提供足够的ESD保护，二极管112和二极管114必须被设计和配置成将足够大量的电流快速分流远离I/O引脚130。
图2为对应于可用于实施图1的第一二极管112的常规N+/隔离P阱门控二极管200的半导体衬底202的区的横截面侧视图。本领域的技术人员将理解，类似P+/N阱门控二极管可用于实施图1的第二二极管114。
如图2所表示，门控二极管200具有六个二极管指形件210(1)-210(6)，每个二极管指形件包括在上方的电介质栅极212，并且将P+扩散体214与邻近N+扩散体216分开。应注意，除了最外面的P+扩散体214(1)和P+扩散体214(4)以外，P+扩散体214和N+扩散体216中的每一个扩散体由两个邻近指形件210共用。例如，N+扩散体216(1)由指形件210(1)和指形件210(2)共用，P+扩散体214(2)由指形件210(2)和指形件210(3)共用，诸如此类。
如图2所表示，每个P+扩散体214借助于对应导电(例如，金属)接触件218连接到VSS，并且每个N+扩散体216借助于对应接触件218连接到对应I/O引脚(例如，图1的I/O引脚130)。尽管图2中未示出，但是每个栅极212连接到其对应P+扩散体214。因此，栅极212(1)连接到P+扩散体214(1)，栅极212(2)和栅极212(3)两者连接到共用P+扩散体214(2)，栅极212(4)和栅极212(5)两者连接到共用P+扩散体214(3)，并且栅极212(6)连接到P+扩散体214(4)。
如果并且当施加到I/O引脚的电压开始下降低于VSS一个二极管电压降(约0.7V)时，电流将开始从P+扩散体214流向N+扩散体216，如图2中的水平箭头所表示。可在门控二极管200内流动的最大电流的幅值尤其为门控二极管200中指形件210的数量以及P+扩散体214和N+扩散体216中的每一个扩散体的侧壁的侧向表面积的函数。每个扩散体的侧向表面积为扩散体的厚度的函数。
在典型IC制造程序中，使用单个制造步骤来在半导体衬底上形成多个P+扩散体，使得所有那些P+扩散体具有相同厚度。类似地，使用另一个制造步骤来在半导体衬底上形成多个N+扩散体，使得所有那些N+扩散体具有相同厚度，该厚度通常但未必与P+扩散体的厚度相同。
在典型IC中，门控二极管(诸如图2的门控二极管200)中的N+扩散体和P+扩散体的厚度由在同一半导体衬底上形成的其它(即，非ESD保护)电路系统的要求决定。因而，由于P+扩散体和N+扩散体的厚度由那些其它要求确定，所以为了使得具有门控二极管200的架构的门控二极管能够支持足够量的电流以供用于ESD保护，门控二极管必须被设计成具有足够数量的指形件，其中更大的最大电流电平需要更多的指形件，并且因此对于那些门控二极管，在半导体衬底上有更大的占据面积。
对于ESD保护装置，具有不需要过量的衬底占用面积的门控二极管将是有利的。
发明内容
根据本发明的第一方面，提供一种集成电路，包括具有一个或多个二极管指形件的第一门控二极管，每个二极管指形件包括升高栅极和在所述升高栅极的相对侧上的p型扩散体和n型扩散体，其中：
所述p型扩散体包括p型基极区和在所述p型基极区与所述升高栅极之间的p型环形侧区；并且
所述n型扩散体包括n型基极区和在所述n型基极区与所述升高栅极之间的n型环形侧区。
在一个或多个实施例中，所述第一门控二极管包括多个所述二极管指形件。
在一个或多个实施例中，所述集成电路进一步包括高电源电压(VDD)节点、低电源电压(VSS)节点、输入/输出(I/O)引脚以及连接到所述VDD节点、所述VSS节点和所述I/O引脚的受保护电路系统，其中：
所述第一门控二极管为所述集成电路的ESD保护电路系统的一部分；
所述ESD保护电路系统进一步包括第二门控二极管；
所述第一门控二极管连接在所述I/O引脚与所述VDD节点之间，并且被配置成通过借助于所述第一门控二极管将电流从所述I/O引脚分流到所述VDD节点来保护所述受保护电路系统免受施加到所述I/O引脚的过电压的影响；并且
所述第二门控二极管连接在所述I/O引脚与所述VSS节点之间，并且被配置成通过借助于所述第二门控二极管将电流从所述VSS节点分流到所述I/O引脚来保护所述受保护电路系统免受施加到所述I/O引脚的欠电压的影响。
根据本发明的第二方面，提供一种用于制造集成电路的第一门控二极管的方法，所述方法包括：
在衬底上形成所述第一门控二极管的一个或多个二极管指形件，每个二极管指形件包括升高栅极和在所述升高栅极的相对侧上的p型扩散体和n型扩散体，其中：
所述p型扩散体包括p型基极区和在所述p型基极区与所述升高栅极之间的p型环形侧区；并且
所述n型扩散体包括n型基极区和在所述n型基极区与所述升高栅极之间的n型环形侧区；和
形成连接到所述第一门控二极管的每个二极管指形件的所述升高栅极、所述p型扩散体和所述n型扩散体中的每一个的至少一个第一接触件。
在一个或多个实施例中，每个二极管指形件通过以下形成：
将栅极材料施加到对应于所述升高栅极的所述衬底；
从所述衬底移除材料，以在所述栅极材料的相对侧上形成第一沟槽和第二沟槽，以形成所述升高栅极；
将p型掺杂剂施加到所述第一沟槽以形成所述p型扩散体；和
将n型掺杂剂施加到所述第二沟槽以形成所述n型扩散体。
在一个或多个实施例中，每个二极管指形件通过以下形成：
将衬底材料施加到所述衬底以生成对应于所述升高栅极的所述衬底的升高区；
将栅极材料施加到所述升高区以形成所述升高栅极；
将p型掺杂剂施加到所述升高栅极的一侧上的所述衬底以形成所述p型扩散体；和
将n型掺杂剂施加到所述升高栅极的所述相对侧上的所述衬底以形成所述n型扩散体。
在一个或多个实施例中，所述方法进一步包括：
在所述衬底上形成第二门控二极管的一个或多个二极管指形件，所述第二门控二极管的每个二极管指形件包括升高栅极和在所述第二门控二极管的所述升高栅极的相对侧上的p型扩散体和n型扩散体，其中：
所述第二门控二极管的所述p型扩散体包括p型基极区和在所述p型基极区与所述升高栅极之间的p型环形侧区；并且
所述第二门控二极管的所述n型扩散体包括n型基极区和在所述n型基极区与所述升高栅极之间的n型环形侧区；和
形成连接到所述第二门控二极管的每个二极管指形件的所述升高栅极、所述p型扩散体和所述n型扩散体中的每一个的至少一个第二接触件。
在一个或多个实施例中，所述集成电路进一步包括高电源电压(VDD)节点、低电源电压(VSS)节点、输入/输出(I/O)引脚以及连接到所述VDD节点、所述VSS节点和所述I/O引脚的受保护电路系统；
所述第一门控二极管和所述第二门控二极管为所述集成电路的ESD保护电路系统的一部分；
所述第一门控二极管连接在所述I/O引脚与所述VDD节点之间，并且被配置成通过借助于所述第一门控二极管将电流从所述I/O引脚分流到所述VDD节点来保护所述受保护电路系统免受施加到所述I/O引脚的过电压的影响；并且
所述第二门控二极管连接在所述I/O引脚与所述VSS节点之间，并且被配置成通过借助于所述第二门控二极管将电流从所述VSS节点分流到所述I/O引脚来保护所述受保护电路系统免受施加到所述I/O引脚的欠电压的影响。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
参照当前优选实施例的以下描述以及附图，可以最好地理解本发明以及本发明的目的和优点，在附图中：
图1为一种已知类型的ESD保护电路系统的示意性电路图；
图2为对应于常规N+/隔离P阱门控二极管的半导体衬底的区的横截面侧视图；
图3为根据本发明的一个实施例的对应于N+/隔离P阱门控二极管的半导体衬底的区的横截面侧视图；
图4为图3的一个二极管指形件的放大横截面侧视图；
图5A-5C为在图3的门控二极管的IC制造过程期间的三个不同阶段下对应于图3的门控二极管的半导体衬底的部分的横截面侧视图；和
图6为根据本发明的一个实施例的对应于P+/N阱门控二极管的图3的半导体衬底的区的横截面侧视图。
具体实施方式
本发明的一个方面为包括第一门控二极管的集成电路，该第一门控二极管包括一个或多个二极管指形件，每个二极管指形件包括升高栅极和在升高栅极的相对侧上的p型扩散体和n型扩散体。p型扩散体包括p型基极区和在p型基极区与升高栅极之间的p型环形侧区，并且n型扩散体包括n型基极区和在n型基极区与升高栅极之间的n型环形侧区。
本发明的另一方面为用于制造集成电路的第一门控二极管的方法。在衬底上形成第一门控二极管的一个或多个二极管指形件，每个二极管指形件包括升高栅极和在升高栅极的相对侧上的p型扩散体和n型扩散体。p型扩散体包括p型基极区和在p型基极区与升高栅极之间的p型环形侧区，并且n型扩散体包括n型基极区和在n型基极区与升高栅极之间的n型环形侧区。至少一个接触件被形成为连接到第一门控二极管的每个二极管指形件的升高栅极、p型扩散体和n型扩散体中的每一个。
通常，期望限制在半导体衬底上形成的集成电路系统的占据面积。因而，期望将门控二极管，诸如用于ESD电路系统(诸如图1的ESD保护电路系统100)中的那些门控二极管设计和配置成具有相对较小的占据面积，同时仍然支持足够高的用于ESD保护的电流电平。
通常，还期望限制在制造集成电路系统中执行的不同制造步骤的数量。因而，期望在用于在同一半导体衬底上的其它电路系统中形成其它P+扩散体和N+扩散体的相同制造步骤期间，在ESD保护电路系统中形成门控二极管的P+扩散体和N+扩散体。
图3为根据本发明的一个实施例的对应于可用于实施图1的第一二极管112的N+/隔离P阱门控二极管300的半导体衬底302的区的横截面侧视图。本领域的技术人员将理解，类似P+/N阱门控二极管可用于实施图1的第二二极管114。
如图3所表示，门控二极管300具有六个二极管指形件310(1)-310(6)，每个二极管指形件包括在上方的电介质栅极312，并且将P+扩散体314与邻近N+扩散体316分开。应注意，除了最外面的P+扩散体314(1)和P+扩散体314(4)以外，P+扩散体314和N+扩散体316中的每一个扩散体由两个邻近指形件310共用。例如，N+扩散体316(1)由指形件310(1)和指形件310(2)共用，P+扩散体314(2)由指形件310(2)和指形件310(3)共用，诸如此类。
每个P+扩散体314借助于对应导电(例如，金属)接触件318连接到VSS，并且每个N+扩散体316借助于对应接触件318连接到对应I/O引脚(例如，图1的I/O引脚130)。尽管图3中未示出，但是每个栅极312例如通过金属层M1中的迹线连接到其对应P+扩散体314。因此，栅极312(1)连接到P+扩散体314(1)，栅极312(2)和栅极312(3)两者连接到共用P+扩散体314(2)，栅极312(4)和栅极312(5)两者连接到共用P+扩散体314(3)，并且栅极312(6)连接到P+扩散体314(4)。
如果并且当施加到I/O引脚的电压开始下降低于VSS一个二极管电压降(约0.7V)时，电流将开始从P+扩散体314流向N+扩散体316，如图3中的水平箭头所表示。可在门控二极管300内流动的电流的幅值为尤其门控二极管300中指形件310的数量以及P+扩散体314和N+扩散体316中的每一个扩散体的侧壁的侧向表面积的函数。
图4为图3的二极管指形件310(3)的放大横截面侧视图，该二极管指形件310(3)包括栅极312(3)、P+扩散体314(2)和N+扩散体316(2)。P+扩散体314(2)具有厚度T1的下部基极区410和高度T2的环形上部侧区420。类似地，N+扩散体316(2)具有厚度T1的下部基极区430和高度T2的环形上部侧区440。应注意，在其它实施例中，两个基极区410和430的厚度不必相同和/或两个环形侧区420和440的高度不必相同。
由于中间环形侧区420和中间环形侧区440的存在，所以栅极312(3)被升高高于基极区410和基极区430。对于图3的门控二极管300中的每个栅极312来说也是如此。因而，图3的栅极312在本文中被称作“升高栅极”。这不同于图2中所示的常规电路的架构，在图2中不存在环形侧区，并且栅极212的底部基本上与P+扩散体214和N+扩散体216的顶部重合。图2的栅极212不是如本文所用的升高栅极。
如下文另外描述，在当前优选实施例中，基极区410和基极区430的厚度T1与在相同制造步骤期间在同一半导体衬底上形成的其它非ESD保护电路系统中的P+扩散体和N+扩散体的厚度相同。显著地，基极区410和基极区430的厚度T1通常由那些其它P+扩散体和N+扩散体的厚度要求决定。然而，侧区420和侧区440的高度T2并不直接取决于那些其它P+扩散体和N+扩散体的厚度要求(尽管高度T2的最大可能值将受到集成电路系统的其它特性的限制，诸如其中形成P+扩散体和N+扩散体的底层隔离P阱的厚度)。
因此，对于具有与图2的集成电路系统相同的扩散体厚度要求的集成电路系统，由于在图3和图4的扩散体314和扩散体316中存在环形侧区420和环形侧区440，所以图3和图4的P+扩散体314和N+扩散体316中的每一个扩散体的侧向表面积将大于图2的P+扩散体214和N+扩散体216中的每一个扩散体的侧向表面积。具体来说，每个基极区410和430的侧向表面积将基本上等于图2的P+扩散体214和N+扩散体216中的每一个扩散体的侧向表面积。因而，由于环形侧区420和环形侧区440的存在，P+扩散体314和N+扩散体316中的每一个扩散体的总侧向表面积将大于图2的P+扩散体214和N+扩散体216中的每一个扩散体的总侧向表面积。因此，图3的每个指形件310将能够比图2的每个指形件210传导更多电流。因而，相较于具有图2的门控二极管200的架构的对应门控二极管，具有图3的门控二极管300的架构的门控二极管可用更少的指形件来实施并且因此具有更小的IC占据面积，同时支持等效的最大电流电平。
图5A-5C为在门控二极管300的IC制造过程期间的三个不同阶段下对应于图3的门控二极管300的半导体衬底302的部分的横截面侧视图。
具体来说，图5A示出在已经执行以下制造步骤之后的半导体衬底302：
·选择性地施加n型掺杂剂以在p型衬底302中形成深N阱502；
·选择性地施加p型掺杂剂以在深N阱502上方形成隔离P阱504；
·选择性地施加n型掺杂剂以形成围绕隔离P阱504的N+护环506；和
·在隔离P阱504的顶部上形成六个栅极312(1)-312(6)。
本领域的技术人员将理解，存在不同的可能技术用于执行这些不同的制造步骤中的每一个制造步骤。典型技术涉及光刻，其中衬底302的选择性区被掩蔽以便形成对应特征。形成栅极312的一种可能的技术涉及在衬底302的顶部上生长均匀的电介质层，并且然后生长多晶硅或金属导电层，选择性地掩蔽对应于栅极312的电介质层和导电层的区，并且然后从未掩蔽的区(湿法或干法)蚀刻掉导电材料和电介质材料。
图5B示出在图5A的衬底302中已经形成七个沟槽ED(1)-ED(7)之后的半导体衬底302。在一种可能的技术中，在用于形成六个栅极312(1)-312(6)的掩蔽材料保持在适当位置的情况下(并且在将额外的掩蔽材料添加到深N阱502和N+护环506的暴露顶表面上方之后)，来自隔离P阱504的材料被(湿法或干法)蚀刻掉以形成沟槽ED。应注意，沟槽ED的深度基本上等于图3和图4的P+扩散体314和N+扩散体316的环形侧壁420和环形侧壁440的高度T2。
图5C示出在图5B的衬底302中已经形成四个P+扩散体314(1)-314(4)和三个N+扩散体316(1)-316(3)之后的半导体衬底302。在一种可能的技术中，使用以下制造步骤形成P+扩散体314和N+扩散体316：
·选择性地施加p型掺杂剂以在隔离P阱504中形成四个P+扩散体314(1)-314(4)；
·选择性地施加n型掺杂剂以在隔离P阱504中形成三个N+扩散体316(1)-316(3)；和
·在硅和栅极(在图中未示出)上方沉积电介质并且形成接触件318。
在一种可能的技术中，在用于形成七个沟槽ED(1)-ED(7)的掩蔽材料保持在适当位置的情况下，并且在将额外的掩蔽材料添加到沟槽ED(2)、ED(4)和ED(6)上方之后，将p型掺杂剂施加到四个未掩蔽的沟槽ED(1)、ED(3)、ED(5)和ED(7)以形成四个P+扩散体314(1)-314(4)。然后，在掩蔽材料从沟槽ED(2)、ED(4)和ED(6)上方移除的情况下，并且在将额外的掩蔽材料添加到四个P+扩散体314(1)-314(4)上方之后，将n型掺杂剂施加到三个未掩蔽的沟槽ED(2)、ED(4)和ED(6)以形成三个N+扩散体316(1)-316(3)。应注意，在替代技术中，N+扩散体316在P+扩散体314之前形成。
如图5C所表示，当添加p型掺杂剂以形成P+扩散体314时，p型掺杂剂被注入对应沟槽ED的侧壁以及那些沟槽ED的底部中，以产生具有基极区(诸如基极区410)和环形侧区(诸如环形侧区420)两者的P+扩散体314。类似地，当添加n型掺杂剂以形成N+扩散体316时，n型掺杂剂被注入对应沟槽ED的侧壁以及那些沟槽ED的底部中，以产生具有基极区(诸如基极区430)和环形侧区(诸如环形侧区440)两者的N+扩散体316。
在一种基于40纳米IC技术的可能实施方案中，使用图2的架构为图1的第一二极管112实施的门控二极管具有类似于图3的指形件310的50个指形件，每个指形件具有约0.27um的栅极长度、约0.36um的栅极到栅极距离、约1000A的栅极高度(即，图4的T2)以及约1000A的基极厚度(即，图4的T1)。这类门控二极管可用比使用图2的常规架构实施的门控二极管的占据面积小约35％的占据面积来实施，以支持等效的最大电流。
图5A-5C表示一种用于制造图3的门控二极管300的可能的技术，该门控二极管300具有升高栅极312以及具有基极区和环形侧区两者的P+扩散体314和N+扩散体316。在图5A-5C的技术中，升高栅极312通过在施加电介质栅极材料之后蚀刻掉衬底材料以形成沟槽ED而形成。在本领域的技术人员将理解的替代技术中，类似升高栅极可通过在施加电介质栅极材料之前选择性地生长底层衬底材料以形成沟槽ED而形成。
图6为根据本发明的一个实施例的对应于可用于实施图1的第二二极管114的P+/N阱门控二极管600的半导体衬底的区的横截面侧视图。本领域的技术人员将理解，门控二极管600可使用类似于用于形成图3的门控二极管300的那些加工步骤来制造。
对于本领域的技术人员来说显而易见的是，在不脱离本发明的精神或范围的情况下，本发明可按许多其它具体形式体现。具体来说，应理解，本发明可按以下形式体现。
尽管已经在具有六个指形件310(1)-310(6)的图3的门控二极管300的上下文中描述本发明，但是本领域的技术人员将理解，本发明的门控二极管可具有任何合适数量的一个或多个指形件。
尽管已经在具有深N阱502和隔离P阱504的p型半导体衬底302上形成的门控二极管300的上下文中描述本发明，但是本领域的技术人员将理解，本发明的门控二极管可在具有不同阱结构的其它合适类型和配置的半导体衬底上实施。例如，在一些替代实施方案中，每个P+扩散体314在p型轻掺杂漏极(PLDD)区内实施，和/或每个N+扩散体316在n型LDD(NLDD)区内实施。
半导体衬底302可为任何合适的半导体材料，诸如但不限于硅、锗、绝缘体上硅(SOI)和GaAs。
尽管已经在用于ESD保护电路系统的门控二极管的上下文中描述本发明，但是本领域的技术人员将理解，本发明的门控二极管还可用于其它类型的集成电路系统中。
信号和对应端、节点、端口或路径可由相同名称指代并且出于本文的目的可互换。
出于本说明书的目的，术语“联接(couple)”、“联接(coupling)”、“联接(coupled)”、“连接(connect)”、“连接(connecting)”或“连接(connected)”是指本领域已知的或后续开发的任何方式，其中允许能量在两个或更多个元件之间传递，并且考虑***一个或多个额外的元件，尽管不是必需的。相反，术语“直接联接”、“直接连接”等暗示不存在这类额外元件。
本发明例子和实施例被认为是说明性的而非限制性的，并且本发明不限于本文给出的细节，而是可在所附权利要求书的范围和等效物内进行修改。