阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 小松香奈子 于 2019-01-11 设计创作，主要内容包括：实施方式的半导体装置具备：第1导电型的半导体层；多个带状区域,设置在上述半导体层上,并沿第1方向延伸；第2导电型的多个漏极区域,设置在上述半导体层上,配置于上述带状区域之间,并与上述带状区域隔离,沿上述第1方向延伸；栅电极,沿上述第1方向延伸；第1接触区,与上述带状区域连接；以及第2接触区,与上述漏极区域连接。各上述带状区域具有第1导电型的背栅区域和第2导电型的源极区域。在上述多个带状区域以及上述多个漏极区域排列的第2方向,上述多个漏极区域中的最接近中央部的上述漏极区域与上述第2接触区的接触面积比配置于最外侧的上述漏极区域与上述第2接触区的接触面积小。(The semiconductor device of the embodiment includes: a semiconductor layer of a 1 st conductivity type; a plurality of stripe regions provided on the semiconductor layer and extending in a 1 st direction; a plurality of drain regions of a 2 nd conductivity type provided on the semiconductor layer, disposed between the stripe regions, isolated from the stripe regions, and extending in the 1 st direction; a gate electrode extending in the 1 st direction; a 1 st contact region connected to the band region; and a 2 nd contact region connected to the drain region. Each of the strip regions has a back gate region of the 1 st conductivity type and a source region of the 2 nd conductivity type. In the 2 nd direction in which the plurality of stripe regions and the plurality of drain regions are arranged, a contact area between the drain region closest to the central portion of the plurality of drain regions and the 2 nd contact region is smaller than a contact area between the drain region arranged on the outermost side and the 2 nd contact region.)

半导体装置

本申请以日本专利申请2018－171790号(申请日：2018年9月13日)作为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

实施方式涉及半导体装置。

背景技术

伴随着半导体装置的高集成化，电流密度会增加，担心因温度的上升引起的破坏。

发明内容

实施方式提供一种耐热性高的半导体装置。

实施方式涉及的半导体装置具备：第1导电型的半导体层；多个带状区域，设置在上述半导体层上，并沿第1方向延伸；第2导电型的多个漏极区域，设置在上述半导体层上，配置于上述带状区域之间，且与上述带状区域隔离，沿上述第1方向延伸；栅极绝缘膜，设置于上述半导体层中的上述带状区域与上述漏极区域之间的区域的正上方的区域；栅电极，设置在上述栅极绝缘膜上，沿上述第1方向延伸；第1接触区，与上述带状区域连接；以及第2接触区，与上述漏极区域连接。各上述带状区域具有：有效杂质浓度比上述半导体层的有效杂质浓度高的第1导电型的背栅区域、和有效杂质浓度比上述半导体层的有效杂质浓度高的第2导电型的源极区域。在上述多个带状区域以及上述多个漏极区域所排列的第2方向上，上述多个漏极区域中的最接近中央部的上述漏极区域与上述第2接触区的接触面积比配置于最外侧的上述漏极区域与上述第2接触区的接触面积小。

附图说明

图1是简要地表示第1实施方式涉及的半导体装置的俯视图。

图2是表示图1的区域A的局部放大俯视图。

图3A是基于图2所示的B－B’线的剖视图，图3B是基于图2所示的C－C’线的剖视图。

图4是简要地表示第2实施方式涉及的半导体装置的俯视图。

图5是简要地表示第3实施方式涉及的半导体装置的俯视图。

图6是简要地表示第4实施方式涉及的半导体装置的俯视图。

图7是简要地表示第5实施方式涉及的半导体装置的俯视图。

图8是简要地表示第6实施方式涉及的半导体装置的俯视图。

图9是简要地表示第7实施方式涉及的半导体装置的俯视图。

图10是简要地表示第8实施方式涉及的半导体装置的俯视图。

图11是简要地表示第9实施方式涉及的半导体装置的俯视图。

图12是简要地表示第10实施方式涉及的半导体装置的俯视图。

具体实施方式

以下，对本发明的实施方式进行说明。

在本说明书中，“n⁺型”表示导电型为n型且有效杂质浓度比“n型”高。同样，“p⁺型”表示导电型为p型且有效杂质浓度比“p型”高。“有效杂质浓度”是指有助于半导体材料导电的杂质的浓度，在半导体材料含有成为施主的杂质和成为受主的杂质双方的情况下，是指将施主与受主的抵消量除去后的量的浓度。

另外，在各图中，为了容易观看附图而与通常的附图标记不同地对漏极赋予“D”的符号，对源极赋予“S”的符号，对背栅赋予“BG”的符号，对带状区域赋予“S/BG”的附图标记。此外，将晶体管的栅极宽度方向记作“W”，将栅极长度方向记作“L”，将垂直方向记作“V”。栅极宽度方向W、栅极长度方向L以及垂直方向V例如相互正交。此外，各图是示意图，与实际的装置相比被简化。另外，各构成要素的数量以及尺寸比在附图间未必一定一致。对于后述的图而言也同样。

(第1实施方式)

图1是简要地表示本实施方式涉及的半导体装置的俯视图。

图2是表示图1的区域A的局部放大俯视图。

图3A是基于图2所示的B－B’线的剖视图，图3B是基于图2所示的C－C’线的剖视图。

首先，简要地对本实施方式涉及的半导体装置1的构成进行说明。

如图1所示，在半导体装置1中，多个晶体管并列设置。即，沿栅极宽度方向W延伸的多个带状的漏极区域17与沿栅极宽度方向W延伸的多个带状区域18沿着栅极长度方向L交替排列。各带状区域18包括背栅区域14(参照图2)以及源极区域15(参照图2)。而且，在各漏极区域17与各源极区域15之间形成晶体管。以下，将多个漏极区域17与多个带状区域18交替排列的区域整体称为“元件区域”。

在各漏极区域17中连接有多个漏极接触区27，在各带状区域18中连接有多个源极接触区28。将多个漏极区域17中的、配置于栅极长度方向L的中央部的漏极区域17设为“漏极区域17c”，将配置于栅极长度方向L的两端部的漏极区域17设为“漏极区域17e”。与漏极区域17c连接的漏极接触区27的数量比与其他的漏极区域17连接的漏极接触区27的数量少。与各带状区域18连接的源极接触区28的数量是相同的。

以下，对半导体装置1的构成详细进行说明。

如图2、图3A以及图3B所示，在半导体装置1中，例如在p型的硅基板20上设置有n型的深n阱(半导体层)11。在深n阱11的上层部分，n型阱12和p型漂移区域13相互隔离设置。此外，n型阱12以及p型漂移区域13也可以相互相接。n型阱12以及p型漂移区域13沿着栅极长度方向L交替排列，并分别在栅极宽度方向W上延伸。

在n型阱12的上层部分设置有n⁺型的背栅区域14以及p⁺型的源极区域15。背栅区域14以及源极区域15沿着栅极宽度方向W交替排列成一列，并相互相接。由排列成一列的背栅区域14以及源极区域15形成了沿栅极宽度方向W延伸的带状区域18。在栅极宽度方向W上，各源极区域15的长度比各背栅区域14的长度长，例如为2倍左右。

在带状区域18的最上层部分形成有硅化物层18a。背栅区域14与源极区域15直接且经由硅化物层18a相互连接。

另一方面，在p型漂移区域13中的栅极长度方向L的中央部，设置有沿栅极宽度方向W延伸的p型阱16。p型阱16与p型漂移区域13相接。在p型阱16上，设置有沿栅极宽度方向W延伸的p⁺型的漏极区域17。在漏极区域17的最上层形成有硅化物层17a。

另外，在p型漂移区域13中的除了与n型阱12对置的端部以外的部分上，设置有STI(Shallow Trench Isolation：元件分离绝缘膜)19。STI19设置在漏极区域17与带状区域18之间，与漏极区域17相接，与带状区域18不相接。

在n型阱12、p型漂移区域13、以及深n阱11中的夹持于n型阱12与p型漂移区域13之间的部分上设置有栅极绝缘膜21。此外，在图2中，栅极绝缘膜21被省略图示。

在栅极绝缘膜21上，设置有沿栅极宽度方向W延伸的栅电极22。栅电极22遍布设置在n型阱12上、深n阱11中的夹持于n型阱12与p型漂移区域13之间的部分上、p型漂移区域13上、以及STI19上。

在带状区域18上设置有源极接触区28，该源极接触区28经由硅化物层18a与背栅区域14以及源极区域15连接。在漏极区域17上设置有漏极接触区27，该漏极接触区27经由硅化物层17a与漏极区域17连接。

接下来，对本实施方式的效果进行说明。

如上所述，在半导体装置1中，与设置于栅极长度方向L中央部的漏极区域17c连接的漏极接触区27的数量比与其他的漏极区域17连接的漏极接触区27的数量少。另一方面，各漏极接触区27与漏极区域17接触的面积大致相同。因此，中央部的漏极区域17c与漏极接触区27的接触面积比其他的漏极区域17与漏极接触区27的接触面积小。例如，漏极区域17c与漏极接触区27的接触面积比配置于最外侧的漏极区域17e与漏极接触区27的接触面积小。

由此，在漏极区域17c与配置于其两侧的源极区域15之间流动的导通电流比在其他的漏极区域17流动的导通电流小。结果，元件区域中的栅极长度方向L的中央部与其他部分相比，因导通电流引起的发热较小。

一般在元件区域中，越接近中央部则越难以被冷却而温度容易上升。根据本实施方式，通过在元件区域的中央部减小导通电流、抑制发热，能够抑制中央部的温度上升。结果，能够使元件区域内的温度分布均匀化，整体上使半导体装置1的耐热性提高。

另外，由于源极接触区28在带状区域18间相等配置，所以各带状区域18与源极接触区28的接触面积相互实际相等。由此，在源极接触区28被输入了ESD(ElectrostaticDischarge：静电放电)的情况下，能够使各晶体管大致均匀地开始导通(turn on)。因此，半导体装置1也适用于有可能对源极施加ESD的用途。

(第2实施方式)

图4是简要地表示本实施方式涉及的半导体装置的俯视图。

如图4所示，在本实施方式涉及的半导体装置2中，与漏极区域17连接的漏极接触区27的数量在漏极区域17间连续地变化，越是元件区域中的接近栅极长度方向L的中央部的漏极区域17，则所连接的漏极接触区27的数量越少。因此，越是元件区域中的接近栅极长度方向L的中央部的漏极区域17，则与漏极接触区27的接触面积越小。

根据本实施方式，由于漏极接触区27的数量沿着栅极长度方向L连续地变化，所以能够使发热量连续地变化，可使温度分布更高精度地均匀化。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第3实施方式)

图5是简要地表示本实施方式涉及的半导体装置的俯视图。

如图5所示，在本实施方式涉及的半导体装置3中，与各漏极区域17连接的漏极接触区27的数量相同，与各带状区域18连接的源极接触区28的数量根据带状区域18的位置而不同。具体而言，越是元件区域中的接近栅极长度方向L的中央部的带状区域18，则所连接的源极接触区28的数量越少。因此，越是元件区域中的接近栅极长度方向L的中央部的带状区域18，则与源极接触区28的接触面积越小。例如，元件区域中的最接近栅极长度方向L的中央部的带状区域18c与源极接触区28的接触面积比元件区域中的配置于栅极长度方向L的两端部的带状区域18e与源极接触区28的接触面积小。

根据本实施方式，也能够在元件区域中减少栅极长度方向L的中央部的电流量而使温度分布均匀化。另外，由于漏极接触区27的数量恒定，所以适用于可能对漏极施加ESD的用途。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第4实施方式)

图6是简要地表示本实施方式涉及的半导体装置的俯视图。

如图6所示，在本实施方式涉及的半导体装置4中，漏极接触区27的数量与源极接触区28的数量都变化。具体而言，越是元件区域中的接近栅极长度方向L的中央部的漏极区域17，则所连接的漏极接触区27的数量越少，同样，越是元件区域中的接近栅极长度方向L的中央部的带状区域18，则所连接的源极接触区28的数量越少。

根据本实施方式，也能够在元件区域中减少栅极长度方向L的中央部的电流量而使温度分布均匀化。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第5实施方式)

图7是简要地表示本实施方式涉及的半导体装置的俯视图。

如图7所示，在本实施方式涉及的半导体装置5中，从垂直方向V观察到的漏极接触区27的形状根据所连接的漏极区域17的位置而不同。

具体而言，越是与元件区域的接近栅极长度方向L的中央部的漏极区域17连接的漏极接触区27，则栅极宽度方向W上的长度越短，与漏极区域17的接触面积越小。其中，与各漏极区域17连接的漏极接触区27的数量相互相同。因此，越是元件区域中的接近栅极长度方向L的中央部的漏极区域17，则与漏极接触区27的接触面积越小。

另一方面，与各带状区域18连接的源极接触区28的形状实质相同，数量也相同。因此，各带状区域18与源极接触区28的接触面积实质上相互相等。

根据本实施方式，也通过越是元件区域中的栅极长度方向L的中央部则越减少电流量而抑制发热量，由此能够使温度分布均匀化。结果，能够使半导体装置5的耐热性提高。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第6实施方式)

图8是简要地表示本实施方式涉及的半导体装置的俯视图。

本实施方式是将前述的第3实施方式与第5实施方式组合而成的例子。

如图8所示，在本实施方式涉及的半导体装置6中，从垂直方向V观察到的源极接触区28的形状根据所连接的带状区域18的位置而不同。

具体而言，越是与元件区域的接近栅极长度方向L的中央部的带状区域18连接的源极接触区28，则栅极宽度方向W上的长度越短，与带状区域18的接触面积越小。其中，与各带状区域18连接的源极接触区28的数量相互相同。因此，越是元件区域中的接近栅极长度方向L的中央部的带状区域18，则与源极接触区28的接触面积越小。

另一方面，与各漏极区域17连接的漏极接触区27的形状实质上相同，数量也相同。因此，各漏极区域17与漏极接触区27的接触面积实质上相互相等。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第7实施方式)

图9是简要地表示本实施方式涉及的半导体装置的俯视图。

本实施方式是将前述的第4实施方式与第5实施方式组合而成的例子。

如图9所示，在本实施方式涉及的半导体装置7中，从垂直方向V观察到的漏极接触区27以及源极接触区28双方的形状根据所连接的漏极区域17以及带状区域18的位置而不同。其中，与各漏极区域17连接的漏极接触区27的数量相互相同，与各带状区域18连接的源极接触区28的数量也相互相同。

具体而言，越是与元件区域的接近栅极长度方向L的中央部的漏极区域17连接的漏极接触区27，则栅极宽度方向W上的长度越短。同样，越是与元件区域的接近栅极长度方向L的中央部的带状区域18连接的源极接触区28，则栅极宽度方向W上的长度越短。因此，越是元件区域中的接近栅极长度方向L的中央部的漏极区域17，则与漏极接触区27的接触面积越小，越是元件区域中的接近栅极长度方向L的中央部的带状区域18，则与源极接触区28的接触面积越小。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第8实施方式)

图10是简要地表示本实施方式涉及的半导体装置的俯视图。

如图10所示，在本实施方式涉及的半导体装置8中，不在栅极长度方向L而在栅极宽度方向W使漏极接触区27以及源极接触区28的排列密度不同。即，在各漏极区域17中，与栅极宽度方向W的中央部连接的漏极接触区27的排列密度比与栅极宽度方向W的两端部连接的漏极接触区27的排列密度低。同样，在各带状区域18中，与栅极宽度方向W的中央部连接的源极接触区28的排列密度比与栅极宽度方向W的两端部连接的源极接触区28的排列密度低。

上述的特征例如能够如以下那样规定。

将各漏极区域17沿着栅极宽度方向W分割为假想的3个区域、即端区域17_1、中央区域17_2、端区域17_3。在栅极宽度方向W上，中央区域17_2配置于端区域17_1与端区域17_3之间。栅极宽度方向W上的端区域17_1的长度L1、中央区域17_2的长度L2、以及端区域17_3的长度L3相互相等。即，L1＝L2＝L3。

该情况下，与中央区域17_2连接的漏极接触区27的数量比与端区域17_1连接的漏极接触区27的数量、以及与端区域17_3连接的漏极接触区27的数量少。各漏极接触区27与漏极区域17接触的面积实质上相互相等。因此，中央区域17_2与漏极接触区27的接触面积比端区域17_1与漏极接触区27的接触面积、以及端区域17_3与漏极接触区27的接触面积都小。

同样，将各带状区域18沿着栅极宽度方向W分割为假想的3个区域、即端区域18_1、中央区域18_2、端区域18_3。在栅极宽度方向W，中央区域18_2配置于端区域18_1与端区域18_3之间。栅极宽度方向W上的端区域18_1的长度L1、中央区域18_2的长度L2以及端区域18_3的长度L3相互相等。

该情况下，与中央区域18_2连接的源极接触区28的数量比与端区域18_1连接的源极接触区28的数量、以及与端区域18_3连接的源极接触区28的数量少。各源极接触区28与带状区域18接触的面积实质上相互相等。因此，中央区域18_2与源极接触区28的接触面积比端区域18_1与源极接触区28的接触面积、以及端区域18_3与源极接触区28的接触面积都小。

接下来，对本实施方式的效果进行说明。

根据本实施方式，能够在栅极宽度方向W上使中央部的导通电流比两端部的导通电流小而抑制发热量。由此，能够使元件区域的温度分布均匀化。结果，整体上能够使半导体装置8的耐热性提高。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第9实施方式)

图11是简要地表示本实施方式涉及的半导体装置的俯视图。

本实施方式是将前述的第4实施方式与第8实施方式组合而成的例子。

如图11所示，在本实施方式涉及的半导体装置9中，在栅极长度方向L以及栅极宽度方向W双方使漏极接触区27以及源极接触区28的排列密度不同。

即，越是元件区域所包含的多个漏极区域17中的、接近栅极长度方向L的中央部的漏极区域17，则所连接的漏极接触区27的数量越少，漏极区域17与漏极接触区27的接触面积越小。另外，在各漏极区域17中，越是栅极宽度方向W的中央部，则漏极接触区27的排列密度越低，漏极区域17与漏极接触区27的接触面积越小。

同样，越是元件区域所包含的多个带状区域18中的、接近栅极长度方向L的中央部的带状区域18，则所连接的源极接触区28的数量越少，带状区域18与源极接触区28的接触面积越小。另外，在各带状区域18中，越是栅极宽度方向W的中央部，则源极接触区28的排列密度越低，带状区域18与源极接触区28的接触面积越小。

各漏极区域17中的漏极接触区27的排列密度的分布、以及各带状区域18中的源极接触区28的排列密度的分布例如与第8实施方式相同，能够通过将各区域沿着栅极宽度方向W等分割为3个假想的区域来进行规定。

接下来，对本实施方式的效果进行说明。

根据本实施方式，能够在栅极长度方向L以及栅极宽度方向W双方实现温度的均匀化。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

(第10实施方式)

图12是简要地表示本实施方式涉及的半导体装置的俯视图。

本实施方式是将前述的第9实施方式与第5实施方式组合而成的例子。

如图12所示，本实施方式涉及的半导体装置10与第9实施方式涉及的半导体装置9(参照图11)相比，不同之处在于：替代使漏极接触区27以及源极接触区28的数量不同而使形状不同。

即，越是元件区域所包含的多个漏极区域17中的、接近栅极长度方向L的中央部的漏极区域17，则所连接的漏极接触区27在栅极宽度方向W上的长度越短，漏极区域17与漏极接触区27的接触面积越小。另外，在各漏极区域17中，越是栅极宽度方向W的中央部，则漏极接触区27在栅极宽度方向W上的长度越短，漏极区域17与漏极接触区27的接触面积越小。

同样，越是元件区域所包含的多个带状区域18中的、接近栅极长度方向L的中央部的带状区域18，则所连接的源极接触区28在栅极宽度方向W上的长度越短，带状区域18与源极接触区28的接触面积越小。另外，在各带状区域18中，越是栅极宽度方向W的中央部，则源极接触区28在栅极宽度方向W上的长度越短，带状区域18与源极接触区28的接触面积越小。

根据本实施方式，也能够与第9实施方式同样，在栅极长度方向L以及栅极宽度方向W双方实现温度的均匀化。本实施方式中的上述以外的构成以及效果与前述的第1实施方式相同。

根据以上说明的实施方式，能够实现耐热性高的半导体装置。

以上，对本发明的几个实施方式进行了说明，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够通过其他的各种方式来实施，在不脱离发明主旨的范围能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且，包含在与技术方案所记载的发明以及其等效物的范围中。

另外，前述的实施方式也能够相互组合而实施。例如，在第2～第10实施方式中，示出了使接触面积连续地变化的例子，但并不限定于此。例如，也可以如第1实施方式那样，将接触面积设定为2个种类，也可以设定为3个种类以上。

此外，在第1实施方式中，示出了栅极长度方向L上最接近中央部的漏极区域17c与漏极接触区27的接触面积比配置于栅极长度方向L上最外侧的漏极区域17e与漏极接触区27的接触面积小、且比栅极长度方向L上配置于漏极区域17c和漏极区域17e之间的漏极区域17与漏极接触区27的接触面积也小的例子，但并不限定于此。

栅极长度方向L上最接近中央部的漏极区域17c与漏极接触区27的接触面积比栅极长度方向L上配置于漏极区域17c和漏极区域17e之间的漏极区域17与漏极接触区27的接触面积小即可，即使不比配置于栅极长度方向L上最外侧的漏极区域17e与漏极接触区27的接触面积小，也能够在元件区域的中央部减小导通电流、抑制发热，能够抑制中央部的温度上升。换言之，栅极长度方向L上最接近中央部的漏极区域17c与漏极接触区27的接触面积比该漏极区域17c以外的漏极区域17及漏极区域17c中的任一个漏极区域与漏极接触区27的接触面积小即可。此外，对于栅极宽度方向W、对于带状区域也能够想到同样的结构及效果。

此外，在第5、第6、第7以及第10实施方式中，通过使栅极宽度方向W的长度不同来使漏极接触区27或者源极接触区28的形状变化，但并不限定于此，例如也可以使栅极长度方向L的长度不同，还可以使从垂直方向V观察到的直径不同。

另外，在前述的各实施方式中，示出了使接触区的数量或者形状不同的例子，但也可以使数量以及形状双方不同。

此外，在前述的各实施方式中，示出了形成p沟道型的晶体管的例子，但也可以形成n沟道型的晶体管。该情况下，源极区域15以及漏极区域17的导电型为n⁺型，背栅区域14的导电型为p⁺型。