阅读说明：本技术 集成电路存储器及其制备方法 (Integrated circuit memory and preparation method thereof ) 是由 不公告发明人 于 2018-09-13 设计创作，主要内容包括：本发明提供了一种集成电路存储器及其制备方法,所述制备方法通过采用具有倾斜角的倾斜离子注入工艺,使得两个近邻的牺牲结构因具有不同的掺杂浓度而具有不同的刻蚀选择性,进而在掩膜材料层中形成深度不同的掩膜开口,以所述掩膜材料层为掩膜刻蚀半导体衬底,可以获得深度不同的凹槽,进而可以形成埋设深度的相邻的埋入式字线,由此通过相邻埋入式字线的底表面之间的高度差,可以约束和减轻相邻埋入式字线之间的耦合效应,提高器件效能及可靠度。(The invention provides an integrated circuit memory and a preparation method thereof, wherein the preparation method adopts an inclined ion implantation process with an inclined angle to ensure that two adjacent sacrificial structures have different etching selectivity due to different doping concentrations, so as to form mask openings with different depths in a mask material layer, and a semiconductor substrate is etched by taking the mask material layer as a mask, so that grooves with different depths can be obtained, and further adjacent embedded word lines with embedded depths can be formed, so that the coupling effect between the adjacent embedded word lines can be restrained and alleviated through the height difference between the bottom surfaces of the adjacent embedded word lines, and the device efficiency and the reliability are improved.)

集成电路存储器及其制备方法

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种集成电路存储器及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(word line，简写为WL)与位线(bit line，简写为BL)彼此电性连接。为提高动态随机存取存储器(DRAM)的密集度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来动态随机存取存储器(DRAM)中的晶体管通道区长度的设计有持续缩短的趋势。但如此一来晶体管会产生严重的短通道效应(short channel effect)以及导通电流(on current)下降等问题。

已知的一种解决方法是将动态随机存取存储器(DRAM)中的水平方向的晶体管结构改为垂直方向的掩埋沟道阵列晶体管(Buried Channel Array Transistor，BCAT)的结构，这种具有掩埋沟道阵列晶体管(BCAT)的动态随机存取存储器(DRAM)的结构如图1A和图1B所示，包括：半导体衬底100、多个浅沟槽隔离结构(STI)101、多个用于制作掩埋沟道阵列晶体管(BCAT)的有源区102(呈阵列排布)、与所述有源区102交叉的埋入式字线(即BCAT的栅极)103，埋入式字线103埋设在沿其长度方向(即字线方向)延伸且穿过所述方向上的多个有源区的U形纵长凹槽中，且各个U形纵长凹槽的槽深一致(即所有埋入式字线103等深度设置，如图1B中的虚线所示)。由于电流在源区(位于埋入式字线103一侧的有源区102中，未图示)与漏区(位于埋入式字线103的另一侧的有源区302中，未图示)之间需要绕路地沿着所述U形纵长沟槽部分流过，因此实际有效的沟道长度变长，这就缩小了各个存储单元中晶体管所占的面积，同时可以抑制短沟道效应。此外，这种结构还可以增加同一区域中的比特数，即增加了存储密度。

然而，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器(DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的字线-字线耦合效应(word line-word line coupling)，即每个有源区102中穿过的相邻两个埋入式字线103之间容易产生严重的耦合效应，这会增加耦合噪声，影响元件效能及可靠度，甚至造成DRAM的数据存取错误。

鉴于此，有必要设计一种新的集成电路存储器及其制备方法用以解决上述技术问题。

发明内容

本发明的目的在于提供一种集成电路存储器及其制备方法，能够改善相邻的埋入式字线之间的耦合效应，提高器件效能及可靠度。

为解决上述技术问题，本发明提供一种集成电路存储器的制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底上形成有牺牲层，形成多条辅助线于所述牺牲层上，所述辅助线沿着第一方向延伸；

形成侧墙于所述辅助线的侧壁上，相邻的所述辅助线之间相互面对的所述侧墙界定出第一间隔开口；

去除所述辅助线，并以所述侧墙为掩膜刻蚀所述牺牲层，以形成多条沿着所述第一方向延伸的牺牲结构，并且对应同一辅助线侧壁的两个所述侧墙之间具有第二间隔开口，所述第二间隔开口的开口尺寸大于所述第一间隔开口的开口尺寸；

采用倾斜离子注入工艺对所述牺牲结构进行掺杂，以使相邻的所述牺牲结构具有不同的掺杂浓度；

填充掩膜材料层于相邻的所述牺牲结构之间，并暴露出所述牺牲结构的顶表面；

刻蚀所述牺牲结构，以形成延伸至所述掩膜材料层中的掩膜开口，所述相邻牺牲结构所形成的掩膜开口的深度存在差异；

以所述掩膜材料层为掩膜，刻蚀所述剩余的牺牲结构并延伸刻蚀至所述半导体衬底中，以形成对应所述掩膜开口的凹槽，所述相邻凹槽的深度存在差异；以及，

形成埋入式字线于所述凹槽中，所述埋入式字线在所述相邻凹槽中非对称设置。

可选地，所述侧墙的横向尺寸为12nm～18nm，所述第一间隔开口的尺寸为90nm～100nm，所述第二间隔开口的尺寸为20nm～30nm。

可选地，所述牺牲结构的掺杂采用同一道倾斜离子注入工艺，所述同一道倾斜离子注入工艺的注入方向与所述半导体衬底的表面之间的夹角为5°～85°或者95°～175°。

可选地，所述倾斜离子注入工艺的注入离子包括N型离子、P型离子、碳离子、氟离子、氮离子、氢离子、氧离子和金属离子中的至少一种。

可选地，所述相邻凹槽的深度差为5nm～200nm。

可选地，形成所述埋入式字线的步骤包括：

形成栅介质层于所述凹槽表面上；

填充导电层于所述凹槽中，所述导电层的顶表面低于所述半导体衬底的表面，且相邻的所述凹槽中的导电层之间的深度差为80nm～170nm；以及

填充栅极隔离层于所述凹槽中，所述栅极隔离层层叠在所述导电层上，并填满所述凹槽。

本发明还挺一种集成电路存储器，包括：

半导体衬底，所述半导体衬底中形成有深度不同的凹槽；以及，

埋入式字线，埋设于各个所述凹槽中，所述埋入式字线在所述相邻凹槽中非对称设置。

可选地，相邻所述凹槽的深度差为5nm～200nm。

可选地，所述凹槽的横向开口尺寸为12nm～18nm，相邻所述凹槽的间距为20nm～30nm。

可选地，所述埋入式字线包括覆盖所述凹槽的侧壁和底表面的栅介质层以及自下而上依次层叠在具有所述栅介质层的所述凹槽中的导电层和栅极隔离层，且相邻的所述埋入式字线的导电层之间的深度差为80nm～170nm。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的集成电路存储器的制备方法，通过采用具有倾斜角的倾斜离子注入工艺，使得近邻的牺牲结构中一个牺牲结构在倾斜离子注入过程中能够受到另一个牺牲结构的遮挡而少量掺杂甚至不掺杂，由此使得这两个牺牲结构具有不同的掺杂浓度，继而具有不同的刻蚀选择性，由此可以在刻蚀较快的牺牲结构刻蚀完成时，因刻蚀较慢的牺牲结构仍有剩余，而在掩膜材料层中形成深度不同的掩膜开口，当以所述掩膜材料层为掩膜，继续向下刻蚀至半导体衬底中时，可以获得槽深不同的第一凹槽和第二凹槽，进而可以形成埋设于所述第一凹槽和第二凹槽中的深度不同的埋入式字线，通过这两个埋入式字线的底表面之间的高度差(即间隙)，可以约束和减轻相邻埋入式字线之间的耦合效应(即WL-WL耦合效应)，提高器件效能及可靠度。

2、本发明的集成电路存储器，在半导体衬底中埋设有深度不同的埋入式字线，通过相邻埋入式字线底表面之间的高度差(即间隙)，可以约束和减轻相邻埋入式字线之间的耦合效应(即WL-WL耦合效应)，提高器件效能及可靠度。

附图说明

图1A为一种已知的具有BCAT的DRAM的俯视结构示意图。

图1B为图1A所示的DRAM的沿LL’线的剖面结构示意图(仅示出了一个有源区处的结构)。

图2为本发明具体实施例的集成电路存储器的制备方法流程图。

图3A至3I是图2所示的集成电路存储器的制备方法中的器件结构剖面示意图。

其中，附图标记如下：

100、300-半导体衬底；

101、301-浅沟槽隔离结构；

102、302-有源区；

X-第二方向；

Y-第一方向；

302a-第一凹槽；

302b-第二凹槽；

103、315-埋入式字线；

104-字线；

303-垫氧化层；

304-硬掩膜层；

305-覆盖层；

306-第一刻蚀停止层；

307-牺牲层；

308-第二刻蚀停止层；

309-辅助线；

310-侧墙材料层；

310a-侧墙；

310b-第一间隔开口；

310c-第二间隔开口；

307a、307b-牺牲结构；

307c-剩余的牺牲结构；

311-掩膜材料层；

311a-第一掩膜开口；

311b-第二掩膜开口；

312-栅介质层；

312-栅介质层；

312a-位于第一凹槽和第二凹槽中的栅介质层；

313-导电层；314-栅极隔离层；

314a-位于第一凹槽和第二凹槽中的栅极隔离层；

D1-一条辅助线的线宽及相邻两条辅助线之间的间隔的开口尺寸之和；

D2-辅助线的线宽、第二间隔开口310c的开口尺寸；

D3-相邻两条辅助线之间的间隔的开口尺寸；

D31-侧墙310a的线宽；

D32-第一间隔开口310b的开口尺寸；

D4-第一凹槽302a和第二凹槽302b的槽深差(gap)。

具体实施方式

承上所述，动态随机存储器(DRAM)中的掩埋沟道阵列晶体管(BCAT)的电学特性可以根据从半导体衬底的上表面到其埋入式字线的底表面的深度而改变，例如，动态随机存储器(DRAM)中的相邻两个埋入式字线之间的耦合效应的大小随所述深度的变化是可以改变的。

基于此，本发明提供了一种集成电路存储器及其制备方法，使得相邻两个埋入式字线非对称设置，所述两个埋入式字线的底表面之间有一定的高度差，利用该高度差来约束和减小相邻两个埋入式字线之间的耦合效应，由此提高器件效能及可靠度。

以下结合附图2、图3A至图3H和具体实施例对本发明提出的集成电路存储器及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2，本发明提供一种集成电路存储器的制备方法，包括以下步骤：

S1，提供半导体衬底，所述半导体衬底上形成有牺牲层，形成多条辅助线于所述牺牲层上，所述辅助线沿着待形成的第一方向延伸；

S2，形成侧墙于所述辅助线的侧壁上，并且相邻的所述辅助线之间相互面对的所述侧墙界定出第一间隔开口；

S3，去除所述辅助线，并以所述侧墙为掩膜刻蚀所述牺牲层，以形成多条沿着所述第一方向延伸的牺牲结构，并且对应同一辅助线侧壁的两个所述侧墙之间具有第二间隔开口，所述第二间隔开口的开口尺寸大于所述第一间隔开口的开口尺寸；

S4，采用倾斜离子注入工艺对所述牺牲结构进行掺杂，以使相邻两个所述牺牲结构具有不同的掺杂浓度；

S5，填充掩膜材料层于相邻的所述牺牲结构之间，并暴露出所述牺牲结构的顶表面；

S6，刻蚀所述牺牲结构，以形成延伸至所述掩膜材料层中的掩膜开口，所述相邻牺牲结构所形成的掩膜开口的深度存在差异；

S7，以所述掩膜材料层为掩膜，刻蚀所述剩余的牺牲结构并延伸刻蚀至所述半导体衬底中，以形成对应所述掩膜开口的凹槽，所述相邻凹槽的深度存在差异；以及，

S8，形成埋入式字线于所述凹槽中，所述埋入式字线在所述相邻凹槽中非对称设置。

首先，执行步骤S1，具体参考图2和图3A所示，提供一半导体衬底300，半导体衬底300可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、砷化镓基底或者绝缘体上锗基底等。所述半导体衬底300中可以定义有用于形成掩埋沟道阵列晶体管(BCAT)的多个有源区302以及用于隔离相邻有源区302的浅沟槽隔离结构301，所述有源区302可以是鳍片式的立体结构，也可以是平面结构；浅沟槽隔离结构301可以将所有的有源区302隔离呈阵列排布，所述浅沟槽隔离结构301可以包括一位于所述半导体衬底300中的浅沟槽(未图示)和填充所述浅沟槽的介质材料，所述介质材料可以包括通过热氧化工艺形成并覆盖在所述浅沟槽的衬氧化层(line oxide)以及位于衬氧化层的表面上并填满所述浅沟槽的二氧化硅，由此提高浅沟槽隔离结构301的隔离性能。本实施例中，浅沟槽隔离结构301的顶表面高于半导体衬底300的顶表面，具体形成过程包括：

步骤一，请继续参考图3A所示，在半导体衬底300中形成浅沟槽，具体地，首先，通过热氧化工艺在半导体衬底300的表面上形成垫氧化层303；然后，通过化学气相沉积工艺形成氮化硅硬掩膜层(未图示)，并进一步通过光刻胶涂覆、曝光、显影等光刻工艺在氮化硅硬掩膜层上形成图形化光刻胶层(未图示)，所述图形化光刻胶层覆盖所述有源区302及其上方的各层，并暴露出有源区302之间用作隔离区的半导体底300上方的氮化硅硬掩膜层；接着，以所述图形化光刻胶层为掩膜，对暴露出的氮化硅硬掩膜层及其下方的垫氧化层301以及部分深度的半导体衬底300执行刻蚀工艺，以在有源区302之间的半导体衬底300中形成所述浅沟槽，所述刻蚀工艺可以为干法蚀刻；之后，去除所述图形化光刻胶层；

步骤二，继续参考图3A所示，形成衬氧化层(line oxide，未图示)于所述浅沟槽的侧壁和底表面上；具体的，可通过气相沉积工艺或者热氧化工艺，在所述浅沟槽的侧壁和底表面上形成衬氧化层；

步骤三，继续参考图3A所示，形向所述浅沟槽中填满二氧化硅，二氧化硅在所述衬氧化层上，具体地，首先，采用化学气相沉积等工艺向所述浅沟槽的表面以及氮化硅硬掩膜层的表面上沉积二氧化硅，直至二氧化硅填满所述浅沟槽；然后，采用化学机械平坦化工艺对所述二氧化硅进行顶表面平坦化，直至所述二氧化硅的顶表面与所述氮化硅硬掩膜层的顶表面齐平，以形成浅沟槽隔离结构301；之后，可以采用湿法刻蚀等工艺去除所述氮化硅硬掩膜层。进一步的，在沉积二氧化硅之后，或者对所述二氧化硅进行顶表面平坦化之后，或者去除所述氮化硅硬掩膜层之后，还包括采用所述高温热退火、紫外光(UV)或激光(laser)等高能光线激化工艺等对所述二氧化硅执行致密化处理(densification)，以增加介质材料的致密性，确保浅沟槽隔离结构301的隔离效果，以及强化其机械强度。所述高温热退火工艺的制程温度例如为800℃～1200℃，在执行高温热退火工艺时还可进一步通入臭氧(O₃)和/或一氧化碳(CO)等强反应性气体。

此外，在步骤S1中，在形成浅沟槽隔离结构301之后，可通过离子注入工艺并进一步结合退火激活等工艺形成在有源区302中形成阱区(未图示)，其中，所述阱区的掺杂类型由需形成的BCAT晶体管的导电类型决定，例如本实施例中，若所形成的BCAT晶体管为N型晶体管，则所述阱区为P型掺杂区。所述阱区的掺杂深度可根据实际状况进行调整。

需要说明的是，上述的垫氧化层303可以在形成浅沟槽隔离结构301的过程中保护半导体衬底300以及有源区302，该垫氧化层303可以继续保留，在后续工艺中作为半导体衬底300以及有源区302的顶表面的保护层。

接着，还请继续参考图3A，在浅沟槽隔离结构301以及垫氧化层303的表面上依次形成硬掩膜层303、覆盖层305、第一刻蚀停止层306、牺牲层307、第二刻蚀停止层308以及辅助线309，具体过程包括：

步骤一、依次形成硬掩膜层303、覆盖层305、第一刻蚀停止层306于垫氧化层303以及浅沟槽隔离结构301的表面上，具体地，首先，可以先通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺在具有浅沟槽隔离结构301和垫氧化层303的表面上形成硬掩膜层304，所述硬掩膜层304的材料包括氮化硅、氮氧化硅、氧碳化硅、碳氮化硅、金属氮化物、金属氧化物和金属碳化物中的至少一种，优选为氮化硅(SiN)，氮化硅材料易得，成本低，制造方法成熟，且与垫氧化层303具有较高的刻蚀选择比；接着，可以通过旋涂工艺、真空蒸镀工艺、溅射沉积工艺或者化学气相沉积工艺等在硬掩膜层304表面上形成覆盖层305，覆盖层305主要用于为后续的牺牲层307的形成提供平坦的工艺表面以及提供高蚀刻选择比和低线边缘粗糙度(LER)，以提高后续的图案向硬掩膜层304中的转移效果，所述覆盖层305的材料可以包括未掺杂二氧化硅基材料、掺杂二氧化硅基材料、有机硅酸盐玻璃、多孔硅酸盐玻璃、氮化硅基材料、氮氧化硅基材料、碳化硅基材料、有机聚合物材料、无定形碳(α-碳)和含硅抗反射涂料中的至少一种；然后，可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺所述覆盖层305的表面上形成第一刻蚀停止层306，用于提供刻蚀牺牲层307的刻蚀停止点，第一刻蚀停止层306可以选自氮化硅(SiNx)、碳化硅(SiC)、氮氧化硅(SiON)、氧碳化硅(SiOC)和碳氮化硅(SiCN)中的至少一种。

步骤二、在第一刻蚀停止层306的表面上依次形成牺牲层307和第二刻蚀停止层308，具体地，可以先通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺在第一刻蚀停止层306的表面上依次沉积形成牺牲层307和第二刻蚀停止层308，由于覆盖层305提供了平坦的工艺表面，因此可以使得形成的牺牲层307在全局上的厚度一致，有利于改善后续形成的牺牲结构的形貌，牺牲层307的选材可以是能够通过离子掺杂而改变刻蚀选择性的任意合适材料，可以包括多晶硅、非晶硅、单晶硅、锗化硅、碳化硅、金属和金属化合物中的至少一种，所述金属化合物为金属氮化物、金属氧化物、金属碳化物、金属硅化物、金属硼化物或金属磷化物，所述金属可以是纯金属，也可以是合金，所述纯金属为铜、铝、金、银、钽、钛、镍或钨，所述合金包括铜、铝、金、银、钽、钛、镍和钨中的至少一种；牺牲层307优选为多晶硅，材料易得，成本低，制造方法成熟，且可以通过离子注入工艺来改变刻蚀选择比。第二刻蚀停止层308可以选自氮化硅(SiNx)、碳化硅(SiC)、氮氧化硅(SiON)、氧碳化硅(SiOC)和碳氮化硅(SiCN)中的至少一种，第二刻蚀停止层308可以为后续形成的辅助线309和侧墙310a的工艺提供刻蚀停止点，优选为氮氧化硅，后续可以通过湿法刻蚀工艺很容易地去除。

步骤三、在第二刻蚀停止层308的表面上形成多条辅助线309，具体地，可以通过光刻胶涂覆、利用字线掩模板(WL mask)的曝光、显影等一系列光刻工艺，形成多条在第二刻蚀停止层308的表面上沿第一方向(即字线方向)延伸的辅助线309，辅助线309的线宽D2大于相邻两条辅助线309之间的间隔的开口尺寸D3，且D2与D3之和可以等于字线掩模板中的1个光刻图案的尺寸D1(pitch)，由此是为了保证后续形成侧墙310a之后，能够使不同的相邻侧墙310a之间的间隔开口的开口尺寸存在差异，即其最终目的是为了实现某一侧墙与两侧相邻的两个侧墙之间间隔尺寸存在差异，即所述D3的大小等于后续形成的两个侧墙310a的线宽D31及第一间隔开口310c的开口尺寸D32之和。

此外，为了提高辅助线309的成型效果，在本发明的其他实施例中，还可以在涂覆光刻胶之前，在第二刻蚀停止层308的表面上形成抗反射层(未图示)，可以用于减少辅助线309形成时的反射光以及驻波，并保护其下方各层不受该辅助线309形成时的光辐射的影响。

请参考图3B和3C，在步骤S2中，首先，可以先通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺在第二刻蚀停止层308以及辅助线309的表面上沉积侧墙材料层310，所述侧墙材料层310的选材只要相对辅助线309以及第二刻蚀停止层308有较高的刻蚀选择比即可，例如当辅助线309为光刻胶、第二刻蚀停止层308为氮氧化硅时，侧墙材料层310的材质可以是氮化硅或氧化硅或者氮化钛等金属化合物；接着，可以采用等离子刻蚀等干法刻蚀工艺刻蚀所述侧墙材料层310，以在所述辅助线309的侧壁上形成侧墙310a，侧墙310a的线宽D31决定了后续形成的第一凹槽302a和第二凹槽302b的线宽，即决定了后续形成的埋入式字线315的线宽，侧墙310a的线宽D31可以为12nm～18nm，且相邻的所述辅助线309之间相互面对的所述侧墙310a界定出第一间隔开口310b，第一间隔开口310b的线宽D32决定了后续形成的第一凹槽302a和第二凹槽302b在水平方向上的间隔距离，所述第一间隔开口310b的线宽D32可以为20nm～30nm，其中2*D31+D32＝D3。

请参考图3D和图3E，在步骤S3中，首先，可以根据辅助线309的材质选择合适的去除工艺来去除辅助线309，例如当辅助线309为光刻胶时，可以采用氧离子灰化工艺去除，此时对应同一辅助线309侧壁的两个所述侧墙310a之间形成了第二间隔开口310c，所述第二间隔开口310c的开口尺寸(即D2)大于所述第一间隔开口310b的开口尺寸(即D32)；然后，以侧墙310a为掩膜，通过干法刻蚀等工艺，依次刻蚀第二刻蚀停止层308以及牺牲层307，刻蚀停止在第一刻蚀停止层306的表面，此时侧墙310a中的图案转移到牺牲层307中，从而形成了多条沿着所述第一方向延伸的牺牲结构307a和307b。

请继续参考图3E，在步骤S4中，采用倾斜离子注入工艺对所述牺牲结构307a和307b进行掺杂，倾斜离子注入工艺的注入角度可以根据牺牲结构307a至其上的侧墙310a的堆叠高度以及所述第一间隔开口310b的开口尺寸D32来决定，只要能够使得所述第一间隔开口310b下方两侧的这两个牺牲结构307a和307b之中的一个牺牲结构(例如307a)能在倾斜离子注入过程中对另一个牺牲结构(例如307b)起到一定的遮挡，而使得所述第一间隔开口310b下方两侧的这两个牺牲结构307a和307b在倾斜离子注入后的掺杂浓度不同即可，例如所述倾斜离子注入工艺的注入方向与所述半导体衬底300的表面之间的夹角为5°～85°或者95°～175°。此外，所述倾斜离子注入工艺的注入离子的选材需要根据所述牺牲层307的材料来选取，需要满足能够使得牺牲结构307a和307b因掺杂浓度不同而刻蚀选择比不同，例如当所述牺牲层307的材料包括多晶硅、非晶硅、单晶硅、锗化硅、碳化硅和金属化合物(为金属氮化物、金属氧化物、金属碳化物、金属硅化物、金属硼化物或金属磷化物)中的至少一种时，所述倾斜离子注入工艺的注入离子包括N型离子(如磷、砷、锑等)、P型离子(如硼、镓、铟等)、碳离子、氟离子、氮离子、氢离子、氧离子和金属离子(如钴、镍、锰、铜、钨、钛、钽等)中的至少一种。此外，所述倾斜离子注入工艺的注入离子及其注入浓度可以决定牺牲结构307a和307b的刻蚀选择比，进而决定最终形成的相邻凹槽(即第一凹槽302a和第二凹槽302b)的深度差，因此，在确定所述倾斜离子注入工艺的注入离子种类后，可以再根据最终形成的相邻凹槽(即第一凹槽302a和第二凹槽302b)的深度差来确定注入浓度。牺牲结构307a和307b的刻蚀选择比可以随着离子掺杂浓度的增加而增大，也可以随着离子掺杂浓度的增加而减小。为了尽可能的增加器件密度，同一个有源区中相邻的所述凹槽的间距为20nm～30nm。

请参考图3F，在步骤S5中，首先，为了避免相邻的牺牲结构307a和307b之间的高深宽比填充的难度，以及避免侧墙310a、第二刻蚀停止层308等的存在影响后续刻蚀形成第一凹槽302a和第二凹槽302b的效果，可以先通过湿法刻蚀工艺、化学机械平坦化(CMP)等工艺去除侧墙310a以及剩余的第二刻蚀停止层308；接着，可以采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺在牺牲结构307a和307b以及第一刻蚀停止层306的表面上沉积掩膜材料层311，掩膜材料层311的沉积厚度足以填满相邻牺牲结构307a和307b之间的间隔开口，掩膜材料层311的材质需要满足与牺牲结构307a、307b以及第一刻蚀停止层306相比均具有较高的刻蚀选择比，例如当牺牲结构307a、307b的材质为多晶硅、第一刻蚀停止层306的材质为氮氧化硅时，掩膜材料层311的材质可以包括氮化硅、碳化硅、氧碳化硅(SiOC)和碳氮化硅(SiCN)中的至少一种；然后，可以通过回刻蚀工艺或者化学机械平坦化工艺，对所述掩膜材料层311进行处理，以暴露出牺牲结构307a、307b的顶表面，以利于后续对牺牲结构307a、307b的刻蚀，由此于相邻的所述牺牲结构307a、307b之间填充了掩膜材料层，并暴露出所述牺牲结构307a、307b的顶表面。在本发明的其他实施例中，当侧墙310a、第二刻蚀停止层308较薄时，也可以先不去除侧墙310a以及剩余的第二刻蚀停止层308，而是直接在侧墙310a、第二刻蚀停止层308、牺牲结构307a和307b以及第一刻蚀停止层306的表面上沉积掩膜材料层311，之后可以再通过刻蚀工艺或者化学机械平坦化工艺，去除侧墙310a、剩余的第二刻蚀停止层308以及多余的掩膜材料层311，以使得剩余的掩膜材料层311填充在相邻的牺牲结构307a、307b之间，并暴露出牺牲结构307a、307b的顶表面，以利于后续对牺牲结构307a、307b的刻蚀。

请参考图3G，在步骤S6中，可以采用干法刻蚀或湿法刻蚀工艺对牺牲结构307a、307b进行刻蚀，因为牺牲结构307a、307b在步骤S4中受到了不同程度的离子掺杂，因此在本步骤中牺牲结构307a、307b会因离子掺杂浓度不同而产生不同的刻蚀选择性，即相邻的两个牺牲结构307a、307b中的一个牺牲结构(例如掺杂浓度较大的牺牲结构307a)会刻蚀较快，而另一个牺牲结构(例如掺杂浓度较小的牺牲结构307b)会刻蚀较慢，由此，当刻蚀较快的牺牲结构(例如掺杂浓度较大的牺牲结构307a)被完全刻蚀掉时，在刻蚀较快的牺牲结构的位置形成延伸至所述掩膜材料层底表面的第一掩膜开口311a，而此时刻蚀较慢的牺牲结构(例如掺杂浓度较小的牺牲结构307b)还有剩余，即可以形成第二掩膜开口311b于剩余的牺牲结构307c的上方，至此，会在掩膜材料层311中形成不同深度的掩膜开口。应当理解，此处“刻蚀较快”是指与“刻蚀较慢快”比较而言，只要相邻的两个牺牲结构307a、307b中的一个牺牲结构307a的刻蚀速率大于另一个牺牲结构307b的刻蚀速率，均可认为牺牲结构307a是刻蚀较快刻的，牺牲结构307b是刻蚀较慢的。

请参考图3H，在步骤S7中，首先，以掩膜材料层311为掩膜，依次刻蚀剩余的牺牲结构307c(即刻蚀较慢的牺牲结构307b的剩余部分)、第一刻蚀停止层306以覆盖层305，刻蚀停止在硬掩膜层304的顶表面，以将掩膜材料层311中的图案转移到覆盖层305中，此时，覆盖层305中具有能够暴露出硬掩膜层304的顶表面的较深开口(对应第一掩膜开口311a)以及还未暴露出硬掩膜层304的顶表面的较浅开口(对应第二掩膜开口311b)；接着，为了降低后续刻蚀的深宽比，减少刻蚀副产物的产生，以提高刻蚀效果，可以通过刻蚀工艺或者化学机械平坦化工艺去除掩膜材料层311以及剩余的第一刻蚀停止层306；然后，以所述具有不同深度的开口的覆盖层305为掩膜，继续向下刻蚀，即依次刻蚀硬掩膜层304、垫氧化层303以及部分深度的半导体衬底300(包括有源区302以及浅沟槽隔离结构301)，以在所述半导体衬底300中形成对应第一掩膜开口311a的第一凹槽302a和对应第二掩膜开口311b的第二凹槽302b，第一凹槽302a和第二凹槽302b相互平行且槽深不同，两者的形状可以均为U形。本实施例中，对应第一掩膜开口311a的第一凹槽302a的深度较深，对应第二掩膜开口311b的第二凹槽302b的深度较浅，第一凹槽302a和第二凹槽302b的槽深差为D4，由于掩埋沟道阵列晶体管(BCAT)的电学特性可以根据从半导体衬底的上表面(即顶表面)到其埋入式字线的底表面的深度而改变，因此，相邻凹槽件的不同的深度差的设置，对约束和减小相邻凹槽对应的埋入式字线315之间的耦合效应的效果不同，在保证第一凹槽302a和第二凹槽302b对应的埋入式字线315的性能的同时，设置最合适的D4的大小，可以最大程度地约束和减小第一凹槽302a和第二凹槽302b对应的埋入式字线315之间的耦合效应，从而提高最终形成的集成电路存储器的电学性能和可靠性。优选地，所述第一凹槽302a和第二凹槽302b的槽深差(即深度差)D4可以为5nm～200nm，例如为10nm、50nm、100nm等。

在本发明的其他实施例中，为了避免掩膜材料层311、第一刻蚀停止层306以覆盖层305的堆叠厚度对后续形成第一凹槽302a和第二凹槽302b时引起高深宽比刻蚀，尽量减少刻蚀副产物的产生，并提高形成的第一凹槽302a和第二凹槽302b的形貌，请继续参考图3H，在步骤S7中，可以先以掩膜材料层311为掩膜，依次刻蚀剩余的牺牲结构(即刻蚀较慢的牺牲结构的剩余部分307c)、第一刻蚀停止层306、覆盖层305以及硬掩膜层304，刻蚀停止在垫氧化层303的顶表面上，以将掩膜材料层311中的图案转移到硬掩膜层304中，此时硬掩膜层304也具有了两种不同深度的开口，对应第一掩膜开口311a的开口是较深的开口，能暴露出垫氧化层303的顶表面，对应第二掩膜开口311b的开口是较浅的开口，还未暴露出垫氧化层303的顶表面；接着，为了降低后续刻蚀的深宽比，减少刻蚀副产物的产生，以提高刻蚀效果，可以通过刻蚀工艺或者化学机械平坦化工艺去除掩膜材料层311、剩余的第一刻蚀停止层306以及覆盖层305；然后，以所述硬掩膜层304为掩膜，刻蚀垫氧化层303以及部分深度的半导体衬底300，以在所述半导体衬底300中形成槽深不同的第一凹槽302a和第二凹槽302b，第一凹槽302a对应第一掩膜开口311a的和第二凹槽302对应第二掩膜开口311b。

请参考图3I，在步骤S8中，形成埋设于所述第一凹槽302a和第二凹槽302b中的埋入式字线315，具体过程包括：

首先，可以通过刻蚀工艺或者化学机械平坦化工艺等去除半导体衬底300表面上的垫氧化层303、硬掩膜层304等，并进一步进行清洗，以暴露出干净的有源区302表面以及第一凹槽302a和第二凹槽302b的侧壁和底表面；然后，可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺，在所述有源区302以及第一凹槽302a和第二凹槽302b的侧壁和底表面上覆盖栅介质层312，当最终需要在第一凹槽302a和第二凹槽302b中形成多晶硅材质的埋入式字线315时，所述栅介质层312的材质可以是二氧化硅，当最终需要在第一凹槽302a和第二凹槽302b中形成金属栅极材质的埋入式字线时，所述栅介质层312的材质可以是氧化铪等高K介质(介电常数K大于7)；接着，再通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层312的表面上沉积导电层313，导电层313在第一凹槽302a和第二凹槽302b的底表面上的沉积厚度至少要达到需要形成的埋入式字线315所需的厚度，导电层313可以是单层结构，也可以是叠层结构，导电层313的材质可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层312的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)；之后，可以通过回刻蚀或者化学机械平坦化工艺等去除第一凹槽302a和第二凹槽302b以外的区域上的导电层313，以使得导电层313仅仅填充在第一凹槽302a和第二凹槽302b中，用作埋入式字线315的导电部分；接着，可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在栅介质层312(包括位于第一凹槽302a和第二凹槽302b中的部分312a)和导电层313的表面上沉积栅极隔离层314，栅极隔离层314的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺去除有源区302表面上的多余的栅极隔离层314和栅介质层312，以形成埋设于第一凹槽302a和第二凹槽302b中的埋入式字线315。由于相邻的所述埋入式字线315的导电层313之间的深度差可以影响所述埋入式字线315之间的耦合效应的约束效果以及形成的掩埋沟道阵列晶体管(BCAT)的电学特性，因此优选地，相邻的所述埋入式字线315的导电层313之间的深度差优选为80nm～170nm。

之后，可以以所述埋入式字线315以及浅沟槽隔离结构301为掩膜，对埋入式字线315两侧的有源区302进行LDD(轻掺杂漏区)离子注入、Halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述埋入式字线315两侧的有源区302中形成源/漏区(未图示)，由此，埋入式字线315及其两侧的源/漏区组成BCAT结构的主要部分。其中，在本发明一实施例中，位于同一个有源区302中的相邻两个埋入式字线315之间的所述源/漏区可以是用于与后续形成的电容器电连接的漏区，同一个有源区302中的相邻两个埋入式字线315的外侧的所述源/漏区可以是用于与后续形成的位线电连接的源区。在本发明另一实施例中，位于同一个有源区302中的相邻两个埋入式字线315之间的所述源/漏区可以是用于与后续形成的共享位线电连接的漏区，同一个有源区302中的相邻两个埋入式字线315的外侧的所述源/漏区可以是用于与后续形成的电容器电连接的源区。在本发明的其他实施例中，也可以通过刻蚀工艺对在所述两个埋入式字线315之间和所述两个埋入式字线315外侧的有源区302表面上的栅介质层312以及栅极隔离层314进行刻蚀，以形成暴露出用于形成源/漏区的有源区302的表面的开口，然后，以剩余的栅介质层312以及栅极隔离层314为掩膜，对所述两个埋入式字线315之间和所述两个埋入式字线315外侧的有源区302进行LDD(轻掺杂漏区)离子注入、Halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述埋入式字线315两侧的有源区302中形成源/漏区。

由上可见，本发明的集成电路存储器的制备方法，通过采用倾斜离子注入工艺来使得两相邻的牺牲结构中的离子掺杂浓度不同，产生不同的刻蚀选择比，由此可以在第二掩膜层中形成深度不同的掩膜开口，进而可以以所述第二掩膜层为掩膜，刻蚀半导体衬底以形成不同槽深的凹槽，进而形成具有不同埋设深度的多条埋入式字线，这种制备方法，一方面，可以避免在现有的等深度的两凹槽的基础上而继续刻蚀其中一个凹槽以使其变深时额外增加光刻和蚀刻工艺，工艺简单，成本低；另一方面，可以利用埋设在相邻且深度不同的凹槽中的两埋入式字线的底表面之间的高度差，来约束和减小两相邻的埋入式字线之间的耦合效应，提高器件效能及可靠度。

另外，本发明还提供一种通过上述的集成电路存储器的制备方法制备的集成电路存储器，请参考图1和3I，所述集成电路存储器包括：半导体衬底300，所述半导体衬底300中形成有深度不同的凹槽(标记为第一凹槽302a和第二凹槽302b)；以及，埋入式字线315，埋设于所述凹槽302a中。

本实施例中，第一凹槽302a和第二凹槽302b沿字线方向在半导体衬底300中延伸，间距为20nm～30nm。所述第一凹槽302a中的埋入式字线包括覆盖所述第一凹槽302a的侧壁和底表面的栅介质层312a以及自下而上依次层叠在具有所述栅介质层312a的所述第一凹槽302a中的导电层313和栅极隔离层314a；所述第二凹槽320b中埋入式字线包括覆盖所述第二凹槽302b的侧壁和底表面的栅介质层312a以及自下而上依次层叠在具有所述栅介质层312a的所述第二凹槽302b中的导电层313和栅极隔离层314。所述导电层313可以是单层结构，也可以是叠层结构，所述导电层313的材料可以包括用于形成多晶硅栅极的多晶硅或用于形成金属栅极的金属。所述第一凹槽302a和第二凹槽302b中的栅介质层312a采用同一道工艺形成，所述第一凹槽302a和第二凹槽302b中的导电层313采用同一道工艺形成，所述第一凹槽302a和第二凹槽302b中的栅极隔离层314a采用同一道工艺形成。由此，有利于简化工艺流程。所述栅介质层312a和栅极隔离层314a的厚度例如为3nm～500nm。当所述埋入式字线315为高K金属栅极结构时，所述栅介层312a为高K介质，所述导电层313包括依次层叠在所述栅介层312a上的金属阻挡层、功函数层以及金属栅电极层，所述功函数层能够实现功函数的调整，继而改善埋入式字线的性能，例如为氮化钛(TiN)、钛铝(TiAl)、硅化钛(SiTi)或硅化钴(CoSi)等；所述金属栅电极层例如为钨(W)或铝(Al)等。

由于相邻的所述埋入式字线315的导电层313之间的深度差可以影响所述埋入式字线315之间的耦合效应的约束效果以及形成的掩埋沟道阵列晶体管(BCAT)的电学特性，因此优选地，相邻的所述埋入式字线315的导电层313之间的深度差优选为80nm～170nm。

所述半导体衬底300具有多个呈单元行(即对应字线方向，也就是对应第一方向)和单元列(即对应位线方向，也就是对应与第一方向垂直相交的第二方向)排布的有源区302，相邻有源区302之间还设有浅沟槽隔离结构301，即所有的浅沟槽隔离结构301包括相互平行的数条以及相互垂直相交的数条，由此将所有的有源区302隔离成单元行和单元列排布的阵列结构。沿字线方向(即第一方向)排列的每一所述有源区302均与相邻的所述第一凹槽302a和第二凹槽302b相交。所述浅沟槽隔离结构301可以包括覆盖用于形成浅沟槽隔离结构301的浅沟槽的侧壁和底表面的衬氧化层以及填满浅沟槽的二氧化硅等绝缘隔离材料。

此外，应到认识到，所述集成电路存储器还包括形成于所述埋入式字线315两侧的有源区302中的源/漏区(未图示)，所述源/漏区分别位于穿过所述有源区302的两个埋入式字线315之间以及位于所述两个所述埋入式字线315的外侧，所述源/漏区的顶表面与所述半导体衬底300的顶表面齐平，由此，埋入式字线315作为BCAT结构的栅极，埋入式字线315两侧的源/漏区作为BCAT结构的源区和漏区。所述第一凹槽302a和第二凹槽302b可以均为U形槽，从而在沿着电流的导通方向上(即，一个埋入式字线315两侧的源区至漏区的电流流通方向)可形成U型的导电沟道，从而提高了导电沟道的长度。如此一来，随着存储器尺寸的缩减，即使埋入式字线315两侧的源区和漏区之间的绝对距离缩减，然而，由于所形成的导电沟道为U型沟道，从而可有效改善晶体管结构的短沟道效应。此外，所述源/漏区根据不同导电类型的晶体管结构，所述源/漏区中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述源/漏区中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述源/漏区中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。进一步的，在所述半导体衬底300中还形成有一阱区(未图示)，所述源/漏区均形成在所述阱区中，所述阱区在水平方向上延伸至浅沟槽隔离结构301和有源区302的边界区域，当晶体管结构导通时，能够在阱区中形成导电沟道。

进一步地，所述埋入式字线315中的功函数层的顶表面低于半导体衬底300(即源/漏区)的顶表面，从而使功函数层与所述源/漏区之间的距离增加，有利于防止功函数层在源/漏区之间发生栅至漏极掺杂区泄露(gated-induce drain leakage，GIDL)。

应当理解的是，所述第一凹槽302a和第二凹槽302b各自的深度及两者的深度差(即槽深差)可以决定所述BCAT结构的电学特性，即相邻两个埋入式字线315之间的耦合效应的大小可以随着所述第一凹槽302a和第二凹槽302b的槽深差的不同而不同，因此设置合理的所述第一凹槽302a和第二凹槽302b的深度差，可以实现相邻两个埋入式字线315之间的耦合效应的较优约束效果，优选地，所述第一凹槽302a和第二凹槽302b的槽深差(即深度差)为5nm～200nm。

在本发明一实施例中，与同一个有源区302相交的两个埋入式字线315之间的源/漏区为用于与后续形成的电容器(未图示)电连接的漏区(或源区)，在所述两个埋入式字线315外侧的所述有源区302中的源/漏区为与后续位线(未图示)电连接的源区(或漏区)，由此形成共享漏区(共享电容器)的两个BCAT，这两个BCAT分别受控于一条位线，可以实现对共享的所述电容器的单独操作(例如实现读、写、擦除)。在本发明另一实施例中，与同一个有源区302相交的两个埋入式字线315之间的源/漏区为用于与后续形成的位线电连接的漏区(或源区)，在所述两个埋入式字线315外侧的有源区302中的源/漏区为与后续位线电连接的源区(或漏区)，由此，形成共享位线的两个BCAT晶体管，且这两个BCAT晶体管同时受控于同一条位线，可以分别操控其连接的电容器，可以实现双位存储。

由上所述可知，本发明的集成电路存储器，在半导体衬底的深度不同的第一凹槽和第二凹槽中埋设埋入式字线，通过这两个埋入式字线的底表面之间的高度差(即间隙)，可以约束和减轻相邻埋入式字线之间的耦合效应(即WL-WL耦合效应)，提高器件效能及可靠度。本发明的集成电路存储器适用于诸如动态随机存储器(DRAM)等。

此外，本发明还提供一种电子设备，包括本发明的集成电路存储器。即本发明的电子设备采用本发明的集成电路存储器作为存储数据的内存等。本发明的电子设备可以是手机、可穿戴设备、笔记本电脑、平板电脑等各种移动终端，所述可穿戴设备包括智能眼镜、头戴设备以及手表、手环等腕戴设备。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。