阅读说明：本技术 三维存储器件及其制作方法 (Three-dimensional memory device and manufacturing method thereof ) 是由 周成 袁彬 刘庆波 徐宋曼 刘思莹 龚睿 赵治国 唐兆云 夏志良 霍宗亮 于 2018-07-18 设计创作，主要内容包括：本公开揭露了一种用于形成3D存储器件的方法。该方法包括：在周边区域(110)中的基板(100)上形成第一绝缘层(114),第一绝缘层(114)在基底(100)的周边区域(110)和核心区域(120)之间的边界附近具有斜坡；在基底(100)和第一绝缘层(114)的斜坡上形成交替导电/绝缘体堆叠层(250),交替导电/绝缘体堆叠层(250)的横向部分沿着核心区域(120)中的基底(100)的顶表面延伸,交替导电/绝缘体堆叠层(250)的倾斜部分沿着第一绝缘层(114)的斜坡延伸；以及形成多个接触以电接触交替导电/绝缘体堆叠层(250)的倾斜部分中的多个导电层(310)。(The present disclosure discloses a method for forming a 3D memory device. The method comprises the following steps: forming a first insulating layer (114) on the substrate (100) in the peripheral region (110), the first insulating layer (114) having a slope near a boundary between the peripheral region (110) and the core region (120) of the base (100); forming an alternating conductive/insulator stack layer (250) on the slopes of the substrate (100) and the first insulating layer (114), a lateral portion of the alternating conductive/insulator stack layer (250) extending along the top surface of the substrate (100) in the core region (120), an inclined portion of the alternating conductive/insulator stack layer (250) extending along the slope of the first insulating layer (114); and forming a plurality of contacts to electrically contact the plurality of conductive layers (310) in the sloped portion of the alternating conductive/insulator stack (250).)

三维存储器件及其制作方法

对相关申请的交叉引用

本申请要求申请号为201710770822.1、申请日为2017年8月31日的中国专利申请的优先权，其整体引用在此文中。

技术领域

本公开涉及半导体技术领域，尤其涉及一种三维(3D)存储器件及其制造方法。

背景技术

通过改进处理技术、电路设计、编程算法和制造方法，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面处理和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。3D存储器架构可以解决平面存储单元中的密度限制。

随着半导体技术的进步，3D存储器件(例如3D NAND存储器件)不断缩放更多氧化物/氮化物(ON)层以改善晶圆的面积利用率。3D NAND存储器件中的阶梯结构也称为栅叠层，其需要通过多条金属线连接到外部电路以实现存储功能。由于阶梯结构中的台阶数量不断增加，在现有的制造过程中控制阶梯结构中的台阶尺寸是一个挑战，这可能会引起许多问题，例如金属线和栅叠层之间连接的漏电问题，栅叠层的击穿问题等。

发明内容

本公开实施例揭露了用于形成三维(3D)存储器件的方法。该方法包括：在周边区域的基底上形成第一绝缘层，第一绝缘层在基底的周边区域和核心区域之间的边界附近具有斜坡；在基底和第一绝缘层的斜坡上形成交替导电/绝缘体堆叠层，交替导电/绝缘体堆叠层的横向部分沿着核心区域中的基底的顶表面延伸，交替导电/绝缘体堆叠层的倾斜部分沿第一绝缘层的斜坡延伸；以及形成多个接触以电接触交替导电/绝缘体堆叠层的倾斜部分中的多个导电层。

所述方法还包括：在形成第一绝缘层之前，在周边区域的基底上形成金属-氧化物-半导体场效晶体管；其中形成第一绝缘层包括形成第一绝缘层以覆盖所述金属-氧化物-半导体场效晶体管。

在一些实施例中，形成第一绝缘层包括：在周边区域和核心区域中的基底上形成所述第一绝缘层；并且去除核心区域中的第一绝缘层的一部分，使得周边区域中的第一绝缘层的剩余部分具有在周边区域和核心区域之间的边界附近的斜坡。

在一些实施例中，形成所述第一绝缘层包括：形成具有倾斜角的第一绝缘层，所述斜坡的倾斜角在约30度至约90度的范围内。

在一些实施例中，形成所述交替导电/绝缘体堆叠层包括：在所述基底和第一绝缘层上形成交替绝缘体堆叠层，交替绝缘体堆叠层包括在核心区域中的基底上的第一横向部分、在周边区域中的第一绝缘层的顶表面上的第二横向部分，以及在周边区域和核心区域之间的边界附近的第一绝缘层的斜坡上的倾斜部分；去除所述交替绝缘体堆叠层的第二横向部分；平坦化所述交替绝缘体堆叠层的倾斜部分的顶表面，使得所述第一绝缘层的顶表面、交替绝缘体堆叠层的倾斜部分和交替绝缘体堆叠层的第一横向部分是共面的；以及将交替绝缘体堆叠层的剩余部分转换为交替导电/绝缘体堆叠层。

在一些实施例中，形成所述交替绝缘体堆叠层包括：形成在基底上方沿垂直方向堆叠的至少32个介电层对，每个介电层对包括第一介电层和第二介电层，第二介电层具有与第一介电层不同的材料。

在一些实施例中，形成所述交替绝缘体堆叠层包括：形成在垂直方向上堆叠的至少32个介电层对，每个介电层对包括氧化硅层和氮化硅层。

在一些实施例中，形成所述交替绝缘体堆叠层包括：在所述第一绝缘层的顶表面上形成底部第二介电层，作为周边区域中的第一化学机械抛光停止层；以及在所述核心区域形成顶部第二介电层作为第二化学机械抛光停止层；其中所述第一化学机械抛光停止层和所述第二化学机械抛光停止层是近似共面的。

在一些实施例中，移除所述交替绝缘体堆叠层的第二横向部分包括：移除所述交替绝缘体堆叠层中除底部第二介电层之外的交替绝缘体堆叠层的第一介电层和第二介电层。

在一些实施例中，平坦化交替所述绝缘体堆叠层的倾斜部分的顶表面包括：移除所述交替绝缘体堆叠层的倾斜部分的上部，该上部比所述第一化学机械抛光层或第二化学机械抛光停止层的顶表面高。

在一些实施例中，将所述交替绝缘体堆叠层的剩余部分转换为交替导电/绝缘体堆叠层包括：以导电层取代所述交替绝缘体堆叠层中的第二介电层。

在一些实施例中，形成多个接触包括：在所述周边区域和核心区域中形成第二绝缘层以覆盖所述交替导电/绝缘体堆叠层的顶表面；以及在所述第二绝缘层中形成多个接触，以与所述交替导电/绝缘体堆叠层的倾斜部分中的所述多个导电层电接触；其中多个接触具有相同的高度。

在一些实施例中，形成多个接触包括：在单次蚀刻处理中在所述第二绝缘层中形成多个通孔；以及将导电材料沉积到所述多个通孔中以形成多个接触。

在一些实施例中，该方法还包括：在所述第一和第二绝缘层中形成两个接触，以分别电接触金属-氧化物-半导体场效晶体管的源极和漏极。

本发明的另一方面提供一种三维(3D)存储器件，包括：在周边区域中的基底上的绝缘层，所述绝缘层具有在所述周边区域与所述基底的核心区域之间的边界附近的斜坡；位于所述基底和绝缘层的斜坡上的交替导电/绝缘体堆叠层，所述交替导电/绝缘体堆叠层的横向部分沿着所述核心区域中的所述基底的顶表面延伸，所述交替导电/绝缘体堆叠层的倾斜部分沿所述绝缘层的斜坡延伸；以及多个接触与所述交替导电/绝缘体堆叠层的倾斜部分中的多个导电层电接触。

所述器件还包括：金属-氧化物-半导体场效晶体管，位于所述周边区域中的所述基底上，其中所述绝缘层覆盖所述金属-氧化物-半导体场效晶体管；以及位于绝缘层中的两个接触，分别与所述金属-氧化物-半导体场效晶体管的源极和漏极电接触。

在一些实施例中，所述绝缘层的斜坡的倾斜角在约30度至约90度的范围内。

在一些实施例中，所述交替导电/绝缘体堆叠层包括：至少32个导电/介电层对，每个导电/介电层对包括介电层和导电层。

在一些实施例中，所述交替导电/绝缘体堆叠层的横向部分的顶表面与所述交替导电/绝缘体堆叠层的倾斜部分的顶表面共面。

在一些实施例中，所述多个接触具有相同的高度并且在同一处理中形成。

通过本公开的详细说明、权利要求书和附图，本领域技术人员可以理解本公开的其他方面。

附图说明

附图已并入本文中并构成说明书的一部分，其例示出了本公开所揭露的实施例，并且与详细说明一起进一步用于解释本公开所揭露的原理，足以使所属领域的技术人员能够制作及使用本公开所揭露的内容。

图1A-1F示出了在制造方法的某些制造阶段的示例性3D存储器件的截面图；

图2A示出了3D存储器件的阶梯区域的电子扫描图的横截面图，其包括接触和台阶之间的未对准；

图2B示出了3D存储器件中的阶梯穿孔的电子扫描图的横截面图；

图3示出了根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图；以及

图4A-4H示出了在图3所示方法的某些制造阶段的示例性3D存储器件的截面图。

以下将参考附图描述本公开的实施例。

具体实施方式

尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对本领域的技术人员显而易见的是，本公开还可以用于多种其它应用。

要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在本领域技术人员的知识范围内。

通常，可以至少部分从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。

应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个器件或特征与另一个或多个器件或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。

如本文中使用的，术语“基底”是指向其上增加或通过其它方式“设置后续材料的材料。可以对基底自身进行图案化。设置于基底上(例如，顶部)的材料可以被图案化或可以保持不被图案化。此外，基底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，基底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或不均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，及/或可以在其上、其上方及/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触、互联机及/或通孔)和一个或多个介电层。

如本文使用的，术语“标称/标称上”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“约”指可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。

如本文使用的，术语“3D存储器件”是指在横向取向的基底上具有存储单元晶体管的垂直取向的串(在本文中称为“存储器串”，例如NAND串)的半导体器件，以使得存储器串相对于基底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”意味着名义上垂直于基底的横向表面。

图1A-1F示出了在制造方法的某些制造阶段的示例性3D存储器件的截面图。该制造方法包括以下步骤。

如图1A所示，可以提供基底100。在一些实施例中，基底100可以是具有任何合适结构的任何合适的半导体基底，例如，单晶单层基底、多晶硅(polysilicon)单层基底、多晶硅和金属多层基底等。

在一些实施例中，基底100可以被区分为周边区域110和核心区域120。周边区域110可以位于核心区域120的一侧。如图1A所示，在一些实施例中，金属-氧化物-半导体场效晶体管(MOSFET)112可以形成在周边区域110中的基底100上。

如图1B所示，可以在周边区域110中的基底100上形成绝缘层114以覆盖MOSFET112。在一些实施例中，绝缘层114可以包括任何合适的绝缘材料和/或介电材料，例如，氧化硅等。在一些实施例中，可以在基底100上沉积氧化物层以覆盖MOSFET 112。可以蚀刻和去除核心区域120中的氧化物层的一部分。周边区域110中的氧化物层的剩余部分形成绝缘层114。在一些实施例中，在与核心区域120相邻的周边区域110的边界处的绝缘层114可以具有斜坡。

如图1C所示，包括多个介电层对的交替绝缘体堆叠层200可以形成在基底100和绝缘层114上。交替绝缘体堆叠层200可以包括第一介电层202(例如，氧化硅)和不同于第一介电层202的第二介电层204(例如，氮化硅)的交替堆叠层。在核心区域120中，多个第一介电层202和第二介电层204在与基底100的表面平行的横向方向上延伸。在周边区域110中，多个第一介电层202和第二介电层204可以沿着绝缘层114的表面延伸。也就是说，在周边区域110和核心区域120的边界处，多个第一介电层202和第二介电层204可以倾斜并沿着平行于绝缘层114的斜坡的顶表面的方向延伸。

在一些实施例中，在交替绝缘体堆叠层200中具有比由不同材料制成并且具有不同厚度的介电层对更多的层。例如，交替绝缘体堆叠层200的底层和顶层可以是厚度大于其他内层厚度的第一介电层。交替绝缘体堆叠层200可以通过一种或多种薄膜沉积处理形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

在一些实施例中，交替绝缘体堆叠层200可包括多个氧化物/氮化物层对。每个介电层对包括氧化硅层202和氮化硅层204。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠层”。即，在交替绝缘体堆叠层200中，多个氧化物层202和多个氮化物层204在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠层的顶层和底层之外，每个其他氧化物层202可以被两个相邻的氮化物层204夹在中间，并且每个氮化物层204可以被两个相邻的氧化物层202夹在中间。

氧化物层202可各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层202的厚度可以在10nm至100nm的范围内，优选地在约30nm。类似地，氮化物层204可各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层204的厚度可以在10nm至100nm的范围内，优选地在约35nm。

应注意，在本发明中，氧化物层202和/或氮化物层204可包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层202可以是氧化硅层，氮化物层204可以是氮化硅层。

交替绝缘体堆叠层200可包括任何合适数量的氧化物层202和氮化物层204的层。在一些实施例中，交替绝缘体堆叠层200中的氧化物层202和氮化物层204的总层数等于或大于64。也就是说，多个氧化物/氮化物层对的数目可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠层200包括更多的氧化物层或更多的氮化物层，其具有不同于氧化物/氮化物层对的材料和/或厚度。

如图1D所示，可移除部分的交替绝缘体堆叠层200以在核心区域120中的交替绝缘体堆叠层200的边缘处形成阶梯结构300。在一些实施例中，可移除周边区域110中的交替绝缘体堆叠层200。可以重复进行多个蚀刻-修整处理以形成一组台阶。在一些实施例中，每个台阶可包括介电层对。如此，每个台阶可以暴露第二介电层204的顶表面的一部分。

在一些实施例中，蚀刻修整处理可包括一组重复的蚀刻-修整处理以形成阶梯结构300，其包括在交替绝缘体堆叠层200边缘处的一组台阶。

具体地，为了形成每个台阶，可以使用光阻层(未示出)作为屏蔽来暴露交替绝缘体堆叠层200的顶表面的一部分。用于形成第一台阶，交替绝缘体堆叠层200的暴露的顶表面的宽度可以是一台阶尺寸。在一些实施例中，可以执行非等向性蚀刻处理，例如，反应离子蚀刻(RIE)处理，或其他合适的干/湿蚀刻处理，以去除通过屏蔽(即光阻层)暴露出的暴露层(例如，第二介电层204)。蚀刻处理可以停留在下一个较低层(例如，第一介电层202)上。然后将屏蔽(即，光阻层)中的图案转移到经蚀刻的层(例如，第二介电层204)。然后可以通过停止在下一个较低层(例如，第二介电层204)上的另一蚀刻处理去除暴露出的下一个较低层(例如，第一介电层202)。这样，可以在交替绝缘体堆叠层200的前两个顶层上建立起第一台阶。

接下来，可以通过去除交替绝缘体堆叠层200上方的屏蔽的一部分(也称为“修整”)，例如，通过等向性蚀刻处理，来缩小屏蔽(即，光阻层)的尺寸，以暴露交替绝缘体堆叠层200的另一台阶宽度。该方法可以通过对结构进行两个非等向性蚀刻处理来进行，包括去除两个暴露层(例如，两个第二介电层204)的暴露部分，并且随后去除两个暴露出的下一个较低层(例如，第一介电层202)的暴露部分。如此，第一台阶可以降到交替绝缘体堆叠层200的第三和第四顶层，并且可以在交替绝缘体堆叠层200的前两个顶层上建立起第二台阶。

在一些实施例中，屏蔽(即，光阻层130)的尺寸连续缩减和两步蚀刻处理(也称为蚀刻-修整处理)可以重复，使得包括一组台阶的阶梯结构300可以在核心区域120中的交替绝缘体堆叠层200的边缘上形成，如图1D所示。然后可以去除光阻层。在一些实施例中，去除处理可包括任何合适的蚀刻处理和清洁处理。

如图1E所示，可以增加绝缘层114的高度以覆盖阶梯结构300。在一些实施例中，可以进行沉积处理以增加核心区域120中的绝缘层114的高度，使得绝缘层114可以覆盖包括阶梯结构300的交替绝缘体堆叠层200。可以进行化学机械抛光(CMP)处理以平坦化绝缘层114的顶表面。

如图1F所示，交替绝缘体堆叠层200中的第二介电层204可以由导电层206取代，使得交替绝缘体堆叠层200被转换为交替导电/绝缘体堆叠层220。导电层206可以用作多个字线。可以形成穿透绝缘层114的多个接触310，通过阶梯结构300分别与导电层206电接触。如此，多个字线可以通过多个接触310连接到布线层。

在一些实施例中，可以进行栅极替换处理(也称为“字线替换”处理)，用导电层206(例如，钨)替换交替绝缘体堆叠层200的第二介电层204(例如，氮化硅)。结果，在栅极替换处理之后，交替绝缘体堆叠层200可以变成交替导电/绝缘体堆叠层220。用导电层206替换第二介电层204可以通过对第一介电层202(例如，氧化硅)有选择性的湿蚀刻第二介电层204(例如，氮化硅)和用导电层206(例如，钨)填充该结构来进行。可以通过PVD、CVD、ALD，任何其他合适的处理或其任何组合来填充导电层206。导电层206可包括任何合适的导电材料，包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任何组合。

在一些实施例中，通过首先蚀刻多个垂直通孔(例如，通过湿蚀刻和/或干蚀刻)，然后使用ALD、CVD、PVD、任何其他合适的方法或其任何组合，以导电材料填充通孔，可以形成多个穿过绝缘层114的接触310。用于填充通孔的导体材料可包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任何组合。应理解，形成多个接触310的过程可包括多个处理，例如，光刻、蚀刻、薄膜沉积和CMP等。

在一些实施例中，用于形成3D存储器件的上述方法可能具有一些缺点。在一方面，随着交替导电/绝缘体堆叠层220中的层的数量一直增加，需要进行多次的修整-蚀刻处理。因此，形成阶梯结构的多个光阻层和多个蚀刻处理的成本可能会越来越高。例如，为了形成39层阶梯，需要至少9个光阻层作为屏蔽。

另一方面，由于难以控制台阶尺寸，台阶尺寸偏差会导致后续蚀刻过程中接触孔的位置偏差。图2A示出了3D存储器件的阶梯区域的电子扫描图的横截面图，其包括接触和台阶之间的未对准。如图所示，虚线框中的接触310与台阶之间的未对准是由台阶尺寸偏差引起的。由于两个接触310连接到同一台阶，因此可能引起栅极短路问题并导致字线漏电问题。

另一方面，由于难以控制蚀刻深度，台阶深度偏差会在形成接触孔时引起过蚀刻问题。图2B示出了3D存储器件中的阶梯穿孔的电子扫描图的横截面图。如虚线圆形区域所示，由于接触孔的过蚀刻，接触310穿透导电层206。阶梯穿孔会导致漏电问题或故障问题。

因此，根据本公开的各种实施例提供了一种用于形成3D存储器件的方法。在所公开的方法中，交替导电/绝缘体堆叠层可包括形成在绝缘层的斜坡上的倾斜部分。交替导电/绝缘体堆叠层的倾斜部分可用于取代阶梯结构。交替导电/绝缘体堆叠层的多个导电层的接触表面可以在倾斜部分处并且彼此共面。因此，可以在单一处理中形成多个接触以与多个导电层电接触。在不形成阶梯结构的情况下，不需要多次修整-蚀刻处理，可以节省多个光阻屏蔽和蚀刻处理的成本。而且，可以避免由于难以控制阶梯结构制造过程而导致的短路问题、漏电问题和故障问题。

图3示出了根据本公开的一些实施例用于形成3D存储器件的示例性方法的流程图。图4A-4H示出了在图3所示方法的某些制造阶段的示例性3D存储器件的截面图。

如图3所示，该方法可以从步骤S310开始，其中可以提供包括周边区域和核心区域的基底。在周边区域中的基底上可以形成MOSFET。在周边区域中的基底上可以形成绝缘层以覆盖MOSFET。

如图4A所示，可以提供基底100。在一些实施例中，基底100可以是具有任何合适结构的任何合适的半导体基底，例如，单晶单层基底、多晶硅单层基底、多晶硅和金属多层基底等。

在一些实施例中，基底100可以分成周边区域110和核心区域120。周边区域110可以围绕核心区域120。如图4A所示，在一些实施例中，金属-氧化物-半导体场效晶体管(MOSFET)112可以形成在周边区域110中的基底100上。

在一些实施例中，可以在周边区域110中的基底100上形成绝缘层114，以覆盖MOSFET 112。绝缘层114可以包括任何合适的绝缘材料和/或介电材料，例如，氧化硅等。在一些实施例中，氧化物层可以沉积在基底100上以覆盖MOSFET 112，如图4A所示。可以蚀刻和去除核心区域120中的氧化物层的一部分。例如，可以使用硬屏蔽蚀刻处理来蚀刻和去除核心区域中的氧化物层。周边区域110中的氧化物层的剩余部分形成绝缘层114，如图4B所示。

在一些实施例中，周边区域110中的绝缘层114的厚度可以近似等于在后续处理中形成的交替绝缘体堆叠层的厚度。在周边区域110的与核心区域120相邻的边界处的绝缘层114可以具有斜坡，如图4B所示。斜坡的倾斜角α可以在约30度和约90度之间的范围内，优选地等于约60度。在一些实施例中，在周边区域110的尺寸限制内，斜坡的倾斜角α可以尽可能大。

应当注意，在随后的形成三维存储器件的制造处理中，可以在绝缘层114的斜坡上形成倾斜的交替堆叠层，以代替如前结合图1D-1F描述的阶梯结构。倾斜的交替堆叠层中的导电层可用于连接到接触。因此，较大的斜坡倾斜角α可以确保倾斜的交替堆叠层中的相邻导电层之间有较大距离，以及倾斜的交替堆叠层中的导电层有较大厚度。因此，可以容易地形成接触以与相应的导电层接触，从而确保交替堆叠层的电安全性。

回头参照图3，该方法可以进行到步骤S320，其中可以在基底和绝缘层上形成包括多个介电层对的交替绝缘体堆叠层。

如图4C所示，包括多个介电层对的交替绝缘体堆叠层200可以形成在基底100和绝缘层114上。交替绝缘体堆叠层200可以包括第一介电层202(例如，氧化硅)和与第一介电层不同的第二介电层204(例如，氮化硅)的交替堆叠层。在核心区域120中，多个第一介电层202和第二介电层204在与基底100的表面平行的横向方向上延伸。在周边区域110中，多个第一介电层202和第二介电层204可以沿着绝缘层114的表面延伸。也就是说，在周边区域110和核心区域120的边界处，多个第一介电层202和第二介电层204的倾斜部分可以以倾斜角α倾斜，并且沿着与绝缘层114的斜坡的顶表面平行的方向延伸。

在一些实施例中，在交替绝缘体堆叠层200中有着比由不同材料制成并且具有不同厚度的介电层对更多的层。在一些实施例中，交替绝缘体堆叠层200的顶层可以是比其他内层的厚度具有更大厚度的第二介电层。交替绝缘体堆叠层200的顶层可以用作核心区域120中的化学机械抛光(CMP)停止层420。类似地，交替绝缘体堆叠层200的底层可以是第二介电层并且可以用作周边区域110中的CMP停止层410。周边区域110中的CMP停止层410和核心区域120中的CMP停止层420可以近似共面，如图4C中虚线所示的水平。

在一些实施例中，交替绝缘体堆叠层200可以通过一个或多个薄膜沉积处理形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

在一些实施例中，交替绝缘体堆叠层200可包括多个氧化物/氮化物层对。每个介电层对包括氧化硅层202和氮化硅层204。多个氧化物/氮化物层对在本文中也称为“交替氧化物/氮化物堆叠层”。即，在交替绝缘体堆叠层200中，多个氧化物层202和多个氮化物层204在垂直方向上交替。换句话说，除了给定的交替氧化物/氮化物堆叠层的顶层和底层之外，每个其他氧化物层202可以被两个相邻的氮化物层204夹在中间，并且每个其他氮化物层204可以被两个相邻的氧化物层202夹在中间。

氧化物层202可各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层202的厚度可以在10nm至100nm的范围内，优选地在约30nm。类似地，氮化物层204可各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层204的厚度可以在10nm至100nm的范围内，优选地在约35nm。

应注意，在本发明中，氧化物层202和/或氮化物层204可包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层202可以是氧化硅层，氮化物层204可以是氮化硅层。

交替绝缘体堆叠层200可包括任何合适数量的氧化物层202和氮化物层204的层。在一些实施例中，交替绝缘体堆叠层200中的氧化物层202和氮化物层204的总层数等于或大于64。也就是说，多个氧化物/氮化物层对的数目可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠层200包括更多的氧化物层或更多的氮化物层，其具有不同于氧化物/氮化物层对的材料和/或厚度。

回头参照图3，该方法可以进行到步骤S330，其中可以去除交替绝缘体堆叠层的上部以暴露交替绝缘体堆叠层的倾斜部分。在一些实施例中，可以通过执行回蚀刻处理、化学机械抛光(CMP)处理和CMP停止层去除处理来去除CMP停止层410上方的交替绝缘体堆叠层的上部。

如图4D所示，可以通过执行回蚀刻处理来去除周边区域110中的交替绝缘体堆叠层200的一部分。例如，可以形成硬屏蔽层以覆盖核心区域120中和绝缘层114的斜坡上的交替绝缘体堆叠层200的部分。可以执行回蚀处理以去除在周边区域110中未被硬屏蔽层覆盖的第一介电层202和第二介电层204。回蚀刻处理可以在CMP停止层410处停止。

如图4E所示，可以进行化学机械抛光(CMP)处理以在CMP停止层410和CMP停止层420的水平之上移除交替绝缘体堆叠层200的凸起部分。如此，在交替绝缘体堆叠层200的倾斜部分中的第二介电层204可以被暴露出来，并且交替绝缘体堆叠层200的倾斜部分的顶表面可以被平坦化并与CMP停止层410和CMP停止层420共面。

然后，如图4F所示，可以去除CMP停止层410和CMP停止层420，以暴露周边区域110的绝缘层和核心区域120中的顶部第一介电层202。可以使用任何合适的处理去除CMP停止层410和CMP停止层420，例如，湿蚀刻处理。在一些实施例中，当核心区域120中的交替绝缘体堆叠层200的厚度高于周边区域110中的绝缘层114的厚度时，核心区域120中的交替绝缘体堆叠层200的一些顶层也可以被移除。

回头参照图3，该方法可以进行到步骤S340，其中交替绝缘体堆叠层的剩余部分中的第二介电层可以被导电层取代，使得交替绝缘体堆叠层的剩余部分被转换为交替导电/绝缘体堆叠层。

如图4G所示，交替绝缘体堆叠层200中的第二介电层204可以被导电层206取代，使得交替绝缘体堆叠层200被转换为交替导电/绝缘体堆叠层220。交替导电/绝缘体堆叠层包括在核心区域120中的基底100表面上延伸的横向部分和在绝缘层114的斜坡上延伸的倾斜部分。导电层206可以用作多个字线。

具体地，可以执行栅极替换处理(也称为“字线替换”处理)以用导电层206(例如，钨)代替交替绝缘体堆叠层200的第二介电层204(例如，氮化硅)。结果，在栅极替换处理之后，交替绝缘体堆叠层200可以变成交替导电/绝缘体堆叠层250。用导电层206替换第二介电层204可以通过选择性地对第一介电层202(例如，氧化硅)湿蚀刻第二介电层204(例如，氮化硅)来执行，以及用导电层206(例如，钨)填充该结构。可以通过PVD、CVD、ALD，任何其他合适的处理或其任何组合来填充导电层206。导电层206可包括任何合适的导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。

回头参照图3，该方法可以进行到步骤S350，其中可以形成多个接触以分别与交替导电/绝缘体堆叠层的导电层电接触，并且可以形成两个接触以分别与MOSFET的源极和漏极电接触。

如图4H所示，可以增加绝缘层114的高度以覆盖交替导电/绝缘体堆叠层250。在一些实施例中，可以进行沉积处理以增加周边区域110和核心区域120中的绝缘层114的高度，使得绝缘层114可以覆盖倾斜部分的顶表面和交替导电/绝缘体堆叠层250的横向部分。可以进行化学机械抛光(CMP)处理以平坦化绝缘层114的顶表面。

在一些实施例中，多个接触310可以形成在绝缘层114中，以分别与交替导电/绝缘体堆叠层250的倾斜部分的多个导电层206电接触。如此，多个字线可以通过多个接触310连接到布线层。由于倾斜部分的多个导电层206的接触表面是共面的，所以多个接触310的长度可以彼此相等。也就是说，交替导电/绝缘体堆叠层250的倾斜部分可用于代替如图1F所示的阶梯结构。

在一些实施例中，首先蚀刻多个垂直通孔(例如，通过湿蚀刻和/或干蚀刻)，再利用ALD、CVD、PVD、任何其他合适的方法或其任何组合，以导电材料填充通孔，可以形成多个穿过绝缘层114的接触310。用于填充通孔的导体材料可包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任何组合。应理解，形成多个接触310的方法可包括多个处理，例如，光刻、蚀刻、薄膜沉积和CMP等。

如上所述，由于倾斜部分的多个导电层206的接触表面是共面的，因此多个垂直通孔可以具有相同的深度。因此，可以通过使用单次蚀刻处理形成多个垂直通孔。与需进行多次蚀刻处理以形成用于阶梯结构的不同深度的多个垂直通孔相比，上述制造方法具有制造过程简化及效率改善的优点。

在一些实施例中，两个接触320可以形成在绝缘层114中，以分别与MOSFET 112的源极116和漏极118电接触。

本公开的另一方面提供了一种3D存储器件，其使用如上所描述的结合图3和图4A-4H公开的方法来形成。所述3D存储器件可以包括在周边区域中的基底上的绝缘层。所述绝缘层具有在基底的周边区域和核心区域之间的边界附近的斜坡。所述3D存储器件还可以包括在基底和绝缘层的斜坡上的交替导电/绝缘体堆叠层。交替导电/绝缘体堆叠层的横向部分沿着核心区域中的基底的顶表面延伸，交替导电/绝缘体堆叠层的倾斜部分沿着绝缘层的斜坡延伸。交替导电/绝缘体堆叠层的横向部分的顶表面与交替导电/绝缘体堆叠层的倾斜部分的顶表面共面。

所述3D存储器件还可包括多个接触，其与交替导电/绝缘体堆叠层的倾斜部分中的多个导电层电接触。多个接触可以具有相同的高度并且在相同的制造过程中形成。

在一些实施例中，所述3D存储器件还可以包括在周边区域中被绝缘体覆盖的基底上的金属-氧化物-半导体场效晶体管。两个接触分别与金属-氧化物-半导体场效晶体管的源极和漏极电接触。

因此，本公开披露了一种3D存储器件和制造方法。在所披露的方法中，交替导电/绝缘体堆叠层可包括形成在绝缘层的斜坡上的倾斜部分。交替导电/绝缘体堆叠层的倾斜部分可用来取代阶梯结构。交替导电/绝缘体堆叠层的多个导电层的接触表面可以在倾斜部分处并且彼此共面。因此，可以在单一制造过程中形成多个接触以与多个导电层电接触。在不形成阶梯结构的情况下，不需要多次修整-蚀刻处理，可以节省多个光阻屏蔽和蚀刻处理的成本。而且，可以避免由于难以控制阶梯结构制造过程而导致的短路问题、漏电问题和故障问题。

在一些实施例中，该方法包括：在周边区域中的基底上形成第一绝缘层，所述第一绝缘层在基底的周边区域和核心区域之间的边界附近具有斜坡；在所述基底和所述第一绝缘层的斜坡上形成交替导电/绝缘体堆叠层，所述交替导电/绝缘体堆叠层的横向部分沿着所述核心区域中的基底的顶表面延伸，以及所述交替导电/绝缘体堆叠层的倾斜部分沿所述第一绝缘层的斜坡延伸；以及形成多个接触以电接触所述交替导电/绝缘体堆叠层的倾斜部分中的多个导电层。

在一些实施例中，所述方法还包括：在形成所述第一绝缘层之前，在所述周边区域中的基底上形成金属-氧化物-半导体场效晶体管；其中形成所述第一绝缘层包括形成第一绝缘层以覆盖所述金属-氧化物-半导体场效晶体管。

在一些实施例中，形成所述第一绝缘层包括：在所述周边区域和核心区域中的基底上形成所述第一绝缘层；以及去除所述核心区域中的第一绝缘层的一部分，使得所述周边区域中的第一绝缘层的剩余部分具有在周边区域和核心区域之间的边界附近的斜坡。

在一些实施例中，形成所述第一绝缘层包括：形成具有倾斜角的斜坡的所述第一绝缘层，所述斜坡的倾斜角在约30度至约90度的范围内。

在一些实施例中，形成所述交替导电/绝缘体堆叠层包括：在所述基底和第一绝缘层上形成交替绝缘体堆叠层，交替绝缘体堆叠层包括在核心区域中的基底上的第一横向部分、在周边区域中的第一绝缘层的顶表面上的第二横向部分，以及在周边区域和核心区域之间的边界附近的第一绝缘层的斜坡上的倾斜部分；去除所述交替绝缘体堆叠层的第二横向部分；平坦化所述交替绝缘体堆叠层的倾斜部分的顶表面，使得所述第一绝缘层的顶表面、交替绝缘体堆叠层的倾斜部分和交替绝缘体堆叠层的第一横向部分是共面的；以及将交替绝缘体堆叠层的剩余部分转换为交替导电/绝缘体堆叠层。

在一些实施例中，形成所述交替绝缘体堆叠层包括：形成在基底上方沿垂直方向堆叠的至少32个介电层对，每个介电层对包括第一介电层和第二介电层，第二介电层具有与第一介电层不同的材料。

在一些实施例中，形成所述交替绝缘体堆叠层包括：形成在垂直方向上堆叠的至少32个介电层对，每个介电层对包括氧化硅层和氮化硅层。

在一些实施例中，形成所述交替绝缘体堆叠层包括：在所述第一绝缘层的顶表面上形成底部第二介电层，作为周边区域中的第一化学机械抛光停止层；以及在所述核心区域形成顶部第二介电层作为第二化学机械抛光停止层；其中所述第一化学机械抛光停止层和所述第二化学机械抛光停止层近似共面。

在一些实施例中，移除所述交替绝缘体堆叠层的第二横向部分包括：移除所述交替绝缘体堆叠层中除底部第二介电层之外的交替绝缘体堆叠层的第一介电层和第二介电层。

在一些实施例中，平坦化所述交替绝缘体堆叠层的倾斜部分的顶表面包括：移除所述交替绝缘体堆叠层的倾斜部分的上部，该上部比所述第一化学机械抛光层或第二化学机械抛光停止层的顶表面高。

在一些实施例中，将所述交替绝缘体堆叠层的剩余部分转换为交替导电/绝缘体堆叠层包括：以导电层取代所述交替绝缘体堆叠层中的第二介电层。

在一些实施例中，形成多个接触包括：在所述周边区域和核心区域中形成第二绝缘层以覆盖所述交替导电/绝缘体堆叠层的顶表面；以及在所述第二绝缘层中形成多个接触，以与所述交替导电/绝缘体堆叠层的倾斜部分中的所述多个导电层电接触；其中多个接触具有相同的高度。

在一些实施例中，形成多个接触包括：在单次蚀刻处理中在所述第二绝缘层中形成多个通孔；以及将导电材料沉积到所述多个通孔中以形成多个接触。

在一些实施例中，该方法还包括：在所述第一和第二绝缘层中形成两个接触，以分别电接触金属-氧化物-半导体场效晶体管的源极和漏极。

本发明的另一方面提供一种三维(3D)存储器件，包括：在周边区域中的基底上的绝缘层，所述绝缘层具有在所述周边区域与所述基底的核心区域之间的边界附近的斜坡；位于所述基底和绝缘层的斜坡上的交替导电/绝缘体堆叠层，所述交替导电/绝缘体堆叠层的横向部分沿着所述核心区域中的所述基底的顶表面延伸，所述交替导电/绝缘体堆叠层的倾斜部分沿所述绝缘层的斜坡延伸；以及多个接触与所述交替导电/绝缘体堆叠层的倾斜部分中的多个导电层电接触。

所述器件还包括：金属-氧化物-半导体场效晶体管，位于所述周边区域中的所述基底上，其中所述绝缘层覆盖所述金属-氧化物-半导体场效晶体管；以及位于绝缘层中的两个接触，分别与所述金属-氧化物-半导体场效晶体管的源极和漏极电接触。

在一些实施例中，所述绝缘层的斜坡的倾斜角在约30度至约90度的范围内。

在一些实施例中，所述交替导电/绝缘体堆叠层包括：至少32个导电/介电层对，每个导电/介电层对包括介电层和导电层。

在一些实施例中，所述交替导电/绝缘体堆叠层的横向部分的顶表面与所述交替导电/绝缘体堆叠层的倾斜部分的顶表面共面。

在一些实施例中，所述多个接触具有相同的高度并且在同一制作过程中形成。

对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。

上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。

发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。

本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。