阅读说明：本技术 一种三维存储器及其制备方法、一种光刻掩膜版 (Three-dimensional memory, preparation method thereof and photoetching mask ) 是由 朱宏斌 高志虎 于 2019-11-27 设计创作，主要内容包括：本发明实施例公开了一种三维存储器及其制备方法、一种光刻掩膜版；其中,所述三维存储器包括：若干间隔排布的存储单元区；填充在所述存储单元区之间、用以电性隔离各所述存储单元区的填充材料层；贯穿所述填充材料层、与所述存储单元区内的栅极层导电连接的导电插塞；以及,在所述导电插塞的形成工序中形成的应力缓冲结构,所述应力缓冲结构位于所述填充材料层内,并且包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分,以缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响。(The embodiment of the invention discloses a three-dimensional memory, a preparation method thereof and a photoetching mask plate; wherein the three-dimensional memory comprises: a plurality of memory cell regions arranged at intervals; a filling material layer filled between the memory cell regions for electrically isolating the memory cell regions; a conductive plug penetrating the filling material layer and electrically connected with the gate layer in the memory unit region; and a stress buffer structure formed in the step of forming the conductive plug, wherein the stress buffer structure is located in the filling material layer and comprises a part which is arranged at a preset distance from the side wall of at least one memory cell region so as to buffer the stress influence of the filling material layer on the side wall of the memory cell region.)

一种三维存储器及其制备方法、一种光刻掩膜版

技术领域

本发明涉及半导体技术领域，尤其涉及一种三维存储器及其制备方法、一种光刻掩膜版。

背景技术

存储器（Memory）是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维（3D）存储器应运而生。

在三维存储器的制备中，主要通过在衬底上形成堆叠结构，沿衬底平面方向上将堆叠结构划分为若干间隔排列的存储单元区，从而形成存储阵列；在存储单元区周围形成有台阶区（Stair Steps area，SS area），以使存储单元区中的每一层栅极通过相应的台阶面与垂直的导电插塞（Contact，CT）导电连接，从而实现每一层栅极对应存储单元区的寻址操作。在台阶区之上以及各存储单元区之间，需要形成填充材料层，该填充材料层为器件结构提供平坦的顶面。

然而，目前三维存储器的制备工艺深受局部应力的困扰，原因就在于存储单元区的周围都是填充材料层；而由于工艺原因，填充材料层在后续的高温退火工艺中极易发生变形，从而对存储单元区造成挤压。此外，由于存储单元区的顶部图案为大尺寸块状区域（Giant Block，GB），在光刻工艺中经常作为套刻（Overlay，OVL）标记物使用；一旦存储单元区边界被挤压变形，将直接造成套刻偏移，降低产品良率。

发明内容

有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维存储器及其制备方法、一种光刻掩膜版。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种三维存储器，包括：

若干间隔排布的存储单元区；

填充在所述存储单元区之间、用以电性隔离各所述存储单元区的填充材料层；

贯穿所述填充材料层、与所述存储单元区内的栅极层导电连接的导电插塞；以及，

在所述导电插塞的形成工序中形成的应力缓冲结构，所述应力缓冲结构位于所述填充材料层内，并且包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分，以缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响。

上述方案中，所述应力缓冲结构的形状与所述导电插塞的形状相同。

上述方案中，所述应力缓冲结构的最小结构尺寸大于等于所述导电插塞的最小结构尺寸。

上述方案中，所述预设距离的范围为5-20μm。

上述方案中，所述填充材料层包括正硅酸乙酯TEOS层。

本发明实施例还提供了一种三维存储器的制备方法，所述方法包括：

形成若干间隔排布的存储单元区；

在所述存储单元区之间填充形成填充材料层；

刻蚀所述填充材料层，形成应力缓冲结构孔；所述应力缓冲结构孔包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分；

填充所述应力缓冲结构孔，形成应力缓冲结构；所述应力缓冲结构用以缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响；

其中，所述刻蚀所述填充材料层，还形成了贯穿所述填充材料层、暴露所述存储单元区内的栅极层的导电插塞孔；和/或，所述填充所述应力缓冲结构孔，与填充所述三维存储器的导电插塞孔以形成导电插塞在相同的工序中执行，所述导电插塞与所述三维存储器的栅极层导电连接。

上述方案中，所述应力缓冲结构孔的形状与所述导电插塞孔的形状相同。

上述方案中，所述应力缓冲结构的最小结构尺寸大于等于所述导电插塞孔的最小结构尺寸。

上述方案中，所述预设距离的范围为5-20μm。

上述方案中，所述填充材料层包括正硅酸乙酯TEOS层。

本发明实施例还提供了一种光刻掩膜版，应用于三维存储器导电插塞孔的刻蚀工艺中，包括：

第一图案区，所述第一图案区对应于三维存储器的导电插塞的预设形成位置；

第二图案区，所述第二图案区对应于三维存储器的应力缓冲结构的预设形成位置；所述应力缓冲结构位于填充在所述三维存储器的存储单元区之间的填充材料层内，包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分；所述应力缓冲结构用于缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响；

在所述第一图案区的曝光设置与在所述第二图案区的曝光设置相同。

上述方案中，所述第二图案区的形状与所述第一图案区的形状相同。

上述方案中，所述第二图案区的最小结构尺寸大于等于所述第一图案区的最小结构尺寸。

上述方案中，所述预设距离的范围为5-20μm。

本发明实施例所提供的三维存储器及其制备方法、光刻掩膜版；其中，所述三维存储器包括：若干间隔排布的存储单元区；填充在所述存储单元区之间、用以电性隔离各所述存储单元区的填充材料层；贯穿所述填充材料层、与所述存储单元区内的栅极层导电连接的导电插塞；以及，在所述导电插塞的形成工序中形成的应力缓冲结构，所述应力缓冲结构位于所述填充材料层内，并且包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分，以缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响。如此，通过在存储单元区之间设置应力缓冲结构，将大块填充材料层隔断，缓解填充材料层的应力，避免填充材料层对存储单元区造成挤压，最终改善了产品良率；应力缓冲结构在所述三维存储器的导电插塞的形成工序中形成，节省了工序步骤，节约了制备成本。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为相关技术中三维存储器的存储单元区排布示意图；

图2为本发明实施例提供的三维存储器结构剖面示意图；

图3为本发明实施例提供的三维存储器的存储单元区排布示意图；

图4为本发明实施例提供的三维存储器的制备方法的流程示意图。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1为相关技术中三维存储器的存储单元区排布示意图。如图所示，在衬底上具有间隔排列的存储单元区，从而形成存储阵列；存储阵列中的若干相邻的存储单元区构成一个存储平面，例如，图1中椭圆框所示，四个纵向排列的存储单元区构成一个存储平面。在存储单元区周围形成有台阶区；在台阶区之上以及各存储单元区之间，形成有填充材料层，例如正硅酸乙酯（TEOS）层。

由于工艺原因，填充材料层在后续的高温退火工艺中极易发生变形，从而对存储单元区造成挤压；如图1所示，存储单元区两侧边沿箭头方向被挤压变形。不仅对存储单元区造成了应力困扰，而且直接影响后续光刻工艺中的套刻精度，降低产品良率。

基于此，本发明实施例提供了一种三维存储器；具体请参见图2。如图所示，所述三维存储器包括：若干间隔排布的存储单元区；填充在所述存储单元区之间、用以电性隔离各所述存储单元区的填充材料层12；贯穿所述填充材料层12、与所述存储单元区内的栅极层112导电连接的导电插塞（导电插塞例如未形成在图中所示的方向上，因而未被示出）；以及，在所述导电插塞的形成工序中形成的应力缓冲结构13，所述应力缓冲结构13位于所述填充材料层12内，并且包括与至少一存储单元区的侧壁之间间隔一预设距离d而设置的部分，以缓冲所述填充材料层12对所述存储单元区的所述侧壁的应力影响。

可以理解地，本发明实施例通过在填充材料层内设置应力缓冲结构，将大块填充材料层隔断，缓解填充材料层的应力，避免填充材料层对存储单元区造成挤压，最终改善了产品良率；应力缓冲结构在所述三维存储器的导电插塞的形成工序中形成，节省了工序步骤，节约了制备成本。

在一实施例中，所述若干间隔排布的存储单元区通过分割一堆叠结构11而形成；所述堆叠结构11形成于一衬底10上。

这里，所述衬底10，可以为半导体衬底；具体包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。

所述堆叠结构11可以包括若干交替排列的介质层111以及栅极层112。

所述介质层111的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等；作为一种具体实施方式，所述介质层111的材料为SiO₂。所述栅极层112的材料包括但不限于金属钨（W）。

所述存储单元区为位于所述衬底10上的、彼此绝缘隔离的存储区域。所述存储单元区也可以称为阵列存储区；各存储单元区的形状例如为矩形或正方形。所述存储单元区内包括多个形成于沟道通孔（Chanel Hole，CH）内的沟道结构以及至少一个阵列共源极（Array common source，ACS）。所述CH贯穿所述堆叠结构11，所述沟道结构为层叠的各栅极层提供载流子流通的通道；所述存储单元区的漏极可以位于CH顶部，并与所述沟道结构相连接；所述ACS即为所述存储单元区的源极。在实际应用中，所述三维存储器中电流的流通路径为：CH顶部漏极-CH内沟道结构-下选择管沟道层SEG-衬底-ACS。

所述填充材料层12填充在所述存储单元区之间，以电性隔离各所述存储单元区；因此，所述填充材料层12也可以称为区间绝缘层。所述填充材料层12的材料为绝缘材料，介电常数例如在4以上；具体可以包括硅氧化物材料，例如包括TEOS。

所述填充材料层12的下表面与所述衬底10的上表面相接触；所述填充材料层12的上表面位于所述存储单元区的上表面（具体为所述堆叠结构11的上表面）以上，应当理解，所述“以上”包括二者共面的情况，即所述填充材料层12为划分出存储单元区后的器件结构提供了平坦的顶面。在一具体实施例中，存储单元区周围形成有台阶区，所述填充材料层12填充在所述台阶区之上以及各所述存储单元区之间的所述衬底10之上。

所述应力缓冲结构13位于所述填充材料层12内，具体可以位于所述填充材料层12的非填充在所述台阶区之上的部分内；换言之，所述应力缓冲结构13的下表面与所述衬底10的上表面之间不具有所述三维存储器的功能性结构，具体不具有台阶区的堆叠结构。在图2所示结构中，虽然所述应力缓冲结构13的下表面与所述衬底10的上表面直接接触；但是，在其他实施例中，所述应力缓冲结构13也可以不与所述衬底10接触，在所述应力缓冲结构13与所述衬底10之间可以包括所述填充材料层12或其他绝缘性材料；所述应力缓冲结构13优选与所述衬底10绝缘。

所述应力缓冲结构13位于存储单元区之间的填充材料层12内，显然所述应力缓冲结构13的形成位置与所述存储单元区在所述衬底10上的形成位置不重合；具体地，所述应力缓冲结构13不形成在所述存储单元区内的沟道通孔内，也不形成在所述存储单元区内的栅缝隙（形成ACS的位置）内。

所述三维存储器的导电插塞的形成工序整体上可以分为两部分：刻蚀与填充；其中，所述刻蚀的步骤具体包括，刻蚀所述填充材料层，在所述导电插塞的预设形成位置形成导电插塞孔，所述导电插塞孔贯穿所述填充材料层、暴露所述存储单元区内的栅极层；所述填充的步骤具体包括，在所述导电插塞孔内填充导电性材料以形成导电插塞。所述应力缓冲结构13在所述三维存储器的导电插塞的形成工序中形成，可以指所述应力缓冲结构13的形成工序与所述三维存储器的导电插塞的形成工序完全相同，也可以指所述应力缓冲结构13的形成工序与所述三维存储器的导电插塞的形成工序部分相同。具体地，可以在刻蚀所述填充材料层，以在所述三维存储器的导电插塞的预设形成位置形成导电插塞孔的步骤中，还在与至少一存储单元区的侧壁之间间隔一预设距离的位置处刻蚀形成了应力缓冲结构孔；和/或，可以在填充所述导电插塞孔以形成导电插塞的步骤中，还在所述应力缓冲结构孔内填充以形成应力缓冲结构。可以理解地，在该实施例中，所述应力缓冲结构13的材料与所述三维存储器的导电插塞的材料相同，例如均包括钨。在其他一些实施例中，也可以根据实际需要调整所述应力缓冲结构13的全部或部分材料，即在所述导电插塞的形成工序中的填充部分的步骤中增加部分用于填充所述应力缓冲结构孔的工序，从而在所述应力缓冲结构孔内形成全部或部分不同于导电插塞的材料。所述应力缓冲结构13也可以称为伪导电插塞结构。

在一具体实施例中，所述应力缓冲结构13的形状与所述导电插塞的形状相同；例如，所述应力缓冲结构的形状与所述导电插塞的形状均为圆柱形。

为了与所述导电插塞的工序兼容，所述应力缓冲结构13的最小结构尺寸大于等于所述导电插塞的最小结构尺寸。更佳地，所述应力缓冲结构13的最小结构尺寸等于所述导电插塞的最小结构尺寸；例如，在所述导电插塞的形状为圆柱形的实施例中，所述应力缓冲结构13为截面直径等于所述导电插塞直径的圆柱形。此外，至于所述应力缓冲结构13的深度与导电插塞的深度之间的关系，本实施例不做具体限定。

在一具体实施例中，所述预设距离d的范围为5-20μm。

在一具体实施例中，所述应力缓冲结构13在所述填充材料层12内呈矩阵式分布。图3示出了一种三维存储器的存储单元区排布示意图。如图所示，所述应力缓冲结构在填充材料层（具体为TEOS）内，尤其是在至少两相邻存储单元区GB之间，呈矩阵式分布。在矩阵中，距离所述存储单元区的所述侧壁最近的应力缓冲结构与所述侧壁之间的间隔为所述预设距离d。所述应力缓冲结构的排布密度可以根据所述填充材料层的尺寸以及所述填充材料层的材料性质（主要是材料本身应力大小）而调整；在一具体实施例中，两相邻应力缓冲结构之间的间距可以与所述应力缓冲结构的结构尺寸相等；例如，在所述导电插塞的形状为圆柱形的实施例中，两相邻应力缓冲结构之间的间距可以等于所述应力缓冲结构的截面直径。

以上仅为所述应力缓冲结构分布形式的一种较佳实施例；应当说明的是，本发明实施例也不排除所述应力缓冲结构仅包括分布在至少两相邻存储单元区之间的一个应力缓冲结构，且该应力缓冲结构与至少一存储单元区的侧壁之间间隔一预设距离而设置的情况（更佳地，该应力缓冲结构与两相邻存储单元区的彼此相邻的侧壁分别间隔所述预设距离而设置）；在其他实施例中，所述应力缓冲结构的数量以及排布方向均不受限制。

图2至图3中仅示出了所述应力缓冲结构位于存储单元区的沿存储平面长度方向（即图3中纵向方向）上的两侧，这与实际应用中存储单元区的布局方式有关。存储单元区通常在存储平面宽度方向（即图3中横向方向）上的侧壁处设置有台阶区，即与栅极层导电连接的导电插塞主要分布所述存储单元区的该横向方向上的侧壁外；而在该横向方向上，由于台阶区的存在，填充材料层的面积不大，此时，可仅在图3中纵向方向上的存储单元区的两侧设置所述应力缓冲结构。

在一具体实施例中，所述填充材料层包括TEOS层。

本发明实施例还提供了一种三维存储器的制备方法；具体请参见附图4。如图所示，所述方法包括以下步骤：

步骤201、形成若干间隔排布的存储单元区；

步骤202、在所述存储单元区之间填充形成填充材料层；

步骤203、刻蚀所述填充材料层，形成应力缓冲结构孔；所述应力缓冲结构孔包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分；

步骤204、填充所述应力缓冲结构孔，形成应力缓冲结构；所述应力缓冲结构用以缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响；

其中，所述刻蚀所述填充材料层，还形成了贯穿所述填充材料层、暴露所述存储单元区内的栅极层的导电插塞孔；和/或，所述填充所述应力缓冲结构孔，与填充所述三维存储器的导电插塞孔以形成导电插塞在相同的工序中执行，所述导电插塞与所述三维存储器的栅极层导电连接。

可以理解地，本发明实施例通过在填充材料层内设置应力缓冲结构，将大块填充材料层隔断，缓解填充材料层的应力，避免填充材料层对存储单元区造成挤压，最终改善了产品良率；应力缓冲结构在所述三维存储器的导电插塞的形成工序中形成，节省了工序步骤，节约了制备成本。

在一实施例中，所述方法还包括：提供衬底；在所述衬底上形成堆叠层；刻蚀所述堆叠层以形成所述若干间隔排布的存储单元区。

这里，所述衬底，可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。

所述堆叠层可以与上述实施例中的所述堆叠结构11相同，也可以与所述堆叠结构11不同。具体地，所述堆叠层与所述堆叠结构11可以为相同或不同工序中位于衬底表面上的结构。所述堆叠层不限于包括若干交替排列的介质层与伪栅极层的情况；本申请实施例不排除直接在衬底上形成若干交替排列的介质层与栅极层的情况，即无需后续去除伪栅极层，再填充栅极材料形成栅极层。

所述应力缓冲结构的材料与所述三维存储器的导电插塞的材料相同，例如均包括钨。

在一具体实施例中，所述应力缓冲结构孔的形状与所述导电插塞孔的形状相同；例如截面均为圆形。

在一具体实施例中，所述应力缓冲结构的最小结构尺寸大于等于所述导电插塞孔的最小结构尺寸。

在一具体实施例中，所述预设距离的范围为5-20μm。

在一具体实施例中，所述填充材料层包括TEOS层。

本发明实施例还提供了一种光刻掩膜版，应用于三维存储器导电插塞孔的刻蚀工艺中，包括：

第一图案区，所述第一图案区对应于三维存储器的导电插塞的预设形成位置；

第二图案区，所述第二图案区对应于三维存储器的应力缓冲结构的预设形成位置；所述应力缓冲结构位于填充在所述三维存储器的存储单元区之间的填充材料层内，包括与至少一存储单元区的侧壁之间间隔一预设距离而设置的部分；所述应力缓冲结构用于缓冲所述填充材料层对所述存储单元区的所述侧壁的应力影响；

在所述第一图案区的曝光设置与在所述第二图案区的曝光设置相同。

这里，所述光刻掩膜版的结构可以参考图3中三维存储器的存储单元区排布图。其中，应力缓冲区的位置对应于光刻掩膜版上的第二图案区。

可以理解地，在所述第一图案区的曝光设置与在所述第二图案区的曝光设置相同指的是，所述第一图案区与所述第二图案区同为镂空图案从而对应的区域为曝光区，或者所述第一图案区与所述第二图案区同为遮挡图案从而对应的区域为非曝光区；这里，所述第一图案区与所述第二图案区为镂空图案还是遮挡图案取决于对应的区域上覆盖的光刻胶为正胶还是负胶。

在一具体实施例中，所述第二图案区的形状与所述第一图案区的形状相同。

在一具体实施例中，所述第二图案区的最小结构尺寸大于等于所述第一图案区的最小结构尺寸。

在一具体实施例中，所述预设距离的范围为5-20μm。

需要说明的是，本发明提供的三维存储器实施例与三维存储器的制备方法实施例以及光刻掩膜版实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。