阅读说明：本技术 包括局部扩大的沟道孔的半导体器件 (Semiconductor device including locally enlarged channel hole ) 是由 崔恩荣 金亨俊 B.金 金侑瞋 池正根 于 2019-03-20 设计创作，主要内容包括：本发明公开了包括具有局部扩大的沟道孔的半导体器件,该半导体器件包括在衬底上的下堆叠结构、在下堆叠结构上的上堆叠结构以及在穿过上堆叠结构和下堆叠结构形成的沟道孔中的沟道结构。沟道孔包括在下堆叠结构中的下沟道孔、在上堆叠结构中的上沟道孔、以及与下堆叠结构和上堆叠结构之间的界面相邻的局部延伸部分。局部延伸部分与下沟道孔和上沟道孔流体连通。局部延伸部分的横向宽度可以大于与局部延伸部分相邻的上沟道孔的横向宽度,并大于与局部延伸部分相邻的上沟道孔的横向宽度。(A semiconductor device including a lower stack structure on a substrate, an upper stack structure on the lower stack structure, and a channel structure in a channel hole formed through the upper stack structure and the lower stack structure is disclosed. The channel hole includes a lower channel hole in the lower stack structure, an upper channel hole in the upper stack structure, and a partial extension portion adjacent to an interface between the lower stack structure and the upper stack structure. The local extension is in fluid communication with the lower channel hole and the upper channel hole. The lateral width of the partial extension may be greater than the lateral width of the upper channel hole adjacent to the partial extension and greater than the lateral width of the upper channel hole adjacent to the partial extension.)

包括局部扩大的沟道孔的半导体器件

技术领域

与示例实施方式一致的器件和方法涉及具有局部扩大的沟道孔的多堆叠半导体器件以及形成该多堆叠半导体器件的方法。

背景技术

由于正在开发具有更大集成度的半导体器件，所以已经对使用包括交替堆叠的多个绝缘层和多个导电层的堆叠结构的技术进行了研究。沟道图案可以穿过该堆叠结构形成。堆叠结构的高度逐渐增大，均匀且连续地形成沟道图案变得越来越困难。

发明内容

本发明构思的示例实施方式针对提供一种具有优良电性质的半导体器件以及形成该半导体器件的方法。

根据一些示例实施方式，一种半导体器件可以包括衬底、在衬底上的下堆叠结构、在下堆叠结构上的上堆叠结构、和沟道结构。下堆叠结构可以包括交替地堆叠在衬底上的多个下绝缘层和多个下导电层。上堆叠结构可以包括交替地堆叠在下堆叠结构上的多个上绝缘层和多个上导电层。上堆叠结构和下堆叠结构可以限定延伸穿过上堆叠结构和下堆叠结构的沟道孔。沟道孔可以包括由下堆叠结构限定的下沟道孔、由上堆叠结构限定的上沟道孔、以及与下堆叠结构和上堆叠结构之间的界面相邻的局部延伸部分。局部延伸部分可以是沟道孔的由所述多个下绝缘层和所述多个上绝缘层当中的最上面的下绝缘层和最下面的上绝缘层限定的部分。局部延伸部分可以与下沟道孔和上沟道孔流体连通。局部延伸部分的横向宽度可以大于在与局部延伸部分相邻的区域处的上沟道孔的横向宽度。局部延伸部分的横向宽度可以大于在与局部延伸部分相邻的区域处的下沟道孔的横向宽度。沟道结构可以在沟道孔中。

根据一些示例实施方式，一种半导体器件可以包括衬底、在衬底上的下堆叠结构、在下堆叠结构上的上堆叠结构、和沟道结构。下堆叠结构可以包括交替地堆叠在衬底上的多个下绝缘层和多个下导电层。上堆叠结构可以包括交替地堆叠在下堆叠结构上的多个上绝缘层和多个上导电层。上堆叠结构和下堆叠结构可以限定延伸穿过上堆叠结构和下堆叠结构的沟道孔。沟道结构可以在沟道孔中。沟道结构可以包括沟道图案、围绕沟道图案的外部的隧道绝缘层、围绕隧道绝缘层的外部的电荷存储层、在电荷存储层和下堆叠结构之间的下阻挡层以及在电荷存储层和上堆叠结构之间的上阻挡层。上阻挡层可以与下阻挡层间隔开。

根据一些示例实施方式，一种半导体器件可以包括衬底、在衬底上的下堆叠结构、在下堆叠结构上的上堆叠结构、和沟道结构。下堆叠结构可以包括交替地堆叠在衬底上的多个下绝缘层和多个下导电层。上堆叠结构可以包括交替地堆叠在下堆叠结构上的多个上绝缘层和多个上导电层。上堆叠结构和下堆叠结构可以限定延伸穿过上堆叠结构和下堆叠结构的沟道孔。沟道孔可以包括由下堆叠结构限定的下沟道孔、由上堆叠结构限定的上沟道孔、以及与下堆叠结构和上堆叠结构之间的界面相邻的局部延伸部分。局部延伸部分可以是沟道孔的由所述多个下绝缘层和所述多个上绝缘层当中的最上面的下绝缘层和最下面的上绝缘层限定的部分。局部延伸部分可以与下沟道孔和上沟道孔流体连通。局部延伸部分的横向宽度可以大于在与局部延伸部分相邻的区域处的上沟道孔的横向宽度。局部延伸部分的横向宽度可以大于在与局部延伸部分相邻的区域处的下沟道孔的横向宽度。沟道结构可以在沟道孔中。沟道结构包括沟道图案、围绕沟道图案的外部的隧道绝缘层、围绕隧道绝缘层的外部的电荷存储层、和围绕电荷存储层的外部的内阻挡层。

附图说明

图1是示出根据一示例实施方式的半导体器件的剖视图。

图2是图1的一部分的详细局部放大图。

图3是示出根据一示例实施方式的半导体器件的主要部件的布局。

图4至图6是根据示例实施方式的半导体器件的一部分的详细局部放大图。

图7是示出根据一示例实施方式的半导体器件的剖视图。

图8至图10、图13、图16、图19、图22、图28、图31、图34和图39是沿着图3的线I-I'截取的剖视图，示出根据一示例实施方式的形成半导体器件的方法。

图11、图12、图14、图15、图17、图18、图20、图21、图23至图27、图29、图30、图32、图33和图35至图38是示出根据一示例实施方式的形成半导体器件的方法的局部放大图。

具体实施方式

图1是示出根据一示例实施方式的半导体器件的剖视图。图2是图1的部分E1的详细局部放大图。图3是示出半导体器件的主要部件的布局。图1是沿着图3的线I-I'截取的剖视图。根据一示例实施方式的半导体器件可以包括非易失性存储器，诸如垂直NAND(VNAND)器件或三维(3D)快闪存储器。

参照图1，根据示例实施方式的半导体器件可以包括衬底21、掩埋导电层25、置换导电线93、支撑件50、下堆叠结构60、上堆叠结构160、多个沟道孔70H、多个沟道结构70、第一层间绝缘层89、隔离沟槽91、杂质区94、绝缘间隔物97、沟槽掩埋层98、第二层间绝缘层102、多个子位插塞103、第三层间绝缘层104、多条子位线105、第四层间绝缘层106、位插塞107和位线109。

下堆叠结构60可以包括交替且重复地堆叠的多个下绝缘层61和多个下导电层95。上堆叠结构160可以包括交替且重复地堆叠的多个上绝缘层161和多个上导电层195。所述多个下导电层95中的最下面的层可以对应于地选择线GSL或源极选择线SSL。所述多个上导电层195中的最上面的层可以对应于串选择线SSL或漏极选择线DSL。所述多个下导电层95和所述多个上导电层195中的一些可以对应于字线。隔离沟槽91可以对应于字线切口。置换导电线93可以对应于公共源极线CSL。

所述多个沟道孔70H中的每个可以穿过上堆叠结构160、下堆叠结构60、支撑件50和置换导电线93形成(例如，由上堆叠结构160、下堆叠结构60、支撑件50和置换导电线93限定)。所述多个沟道孔70H中的每个可以包括下沟道孔71、上沟道孔171和局部延伸部分171EH。下沟道孔71可以设置在下堆叠结构60中。上沟道孔171可以设置在上堆叠结构160中。局部延伸部分171EH可以与下堆叠结构60和上堆叠结构160之间的界面S1相邻，并与下沟道孔71和上沟道孔171连通(例如，流体连通)。局部延伸部分171EH可以是沟道孔70H的由所述多个下绝缘层61和所述多个上绝缘层161当中的最上面的下绝缘层和最下面的上绝缘层限定的部分。

所述多个沟道结构70中的每个可以包括信息存储图案85、沟道图案86、芯图案87和焊盘88。信息存储图案85可以包括下阻挡层72、上阻挡层172、电荷存储层82和隧道绝缘层83。所述多个沟道结构70可以设置在所述多个沟道孔70H内。

参照图2，局部延伸部分171EH的横向宽度可以大于与局部延伸部分171EH相邻的上沟道孔171的横向宽度。局部延伸部分171EH的横向宽度可以大于与局部延伸部分171EH相邻的下沟道孔71的横向宽度。

局部延伸部分171EH的最上端可以处于比下堆叠结构60和上堆叠结构160之间的界面S1高的水平。局部延伸部分171EH的最下端可以处于比界面S1低的水平。沟道图案86可以围绕芯图案87的外部。隧道绝缘层83可以围绕沟道图案86的外部。电荷存储层82可以围绕隧道绝缘层83的外部。下阻挡层72可以设置在电荷存储层82和下堆叠结构60之间。上阻挡层172可以设置在电荷存储层82和上堆叠结构160之间。

上阻挡层172可以与下阻挡层72间隔开。上阻挡层172的最下端可以处于比界面S1高的水平。上阻挡层172的最下端可以处于比所述多个上导电层195中的最下面的层低的水平。下阻挡层72的最上端可以处于比界面S1低的水平。下阻挡层72的最上端可以处于比所述多个下导电层95中的最上面的层高的水平。电荷存储层82可以在上阻挡层172和下阻挡层72之间与所述多个上绝缘层161中的最下面的层直接接触。电荷存储层82可以在上阻挡层172和下阻挡层72之间与所述多个下绝缘层61中的最上面的层直接接触。

局部延伸部分171EH中的电荷存储层82可以与所述多个上绝缘层161中的最下面的层直接接触。局部延伸部分171EH中的电荷存储层82可以与所述多个下绝缘层61中的最上面的层直接接触。局部延伸部分171EH中的电荷存储层82可以与界面S1直接接触。

参照图3，堆叠结构60和160、多个沟道孔70H、多个隔离沟槽91、多条位线109和选择线隔离图案112可以设置在衬底21上。堆叠结构60和160可以包括下堆叠结构60和上堆叠结构160。

图4至图6是根据示例实施方式的半导体器件的一部分的详细局部放大图。

参照图4，信息存储图案85可以包括下阻挡层72、上阻挡层172、内阻挡层272、电荷存储层82和隧道绝缘层83。

内阻挡层272可以围绕电荷存储层82的外部。内阻挡层272可以设置在电荷存储层82和下堆叠结构60之间以及在电荷存储层82和上堆叠结构160之间。内阻挡层272可以在上阻挡层172和下阻挡层72之间与所述多个上绝缘层161中的最下面的层直接接触。内阻挡层272可以设置在所述多个上绝缘层161中的最下面的层与电荷存储层82之间。内阻挡层272可以在上阻挡层172和下阻挡层72之间与所述多个下绝缘层61中的最上面的层直接接触。内阻挡层272可以设置在所述多个下绝缘层61中的最上面的层与电荷存储层82之间。

参照图5，信息存储图案85可以包括下阻挡层72、上阻挡层172、内阻挡层272、外阻挡层372、电荷存储层82和隧道绝缘层83。

外阻挡层372可以覆盖多个下导电层95和多个上导电层195的顶表面、底表面和侧表面。外阻挡层372可以设置在下阻挡层72和所述多个下导电层95之间以及在上阻挡层172和所述多个上导电层195之间。外阻挡层372可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。外阻挡层372可以包括与内阻挡层272、上阻挡层172和下阻挡层72相同的材料。例如，外阻挡层372、内阻挡层272、上阻挡层172和下阻挡层72可以包括硅氧化物。

在一实施方式中，可以省略外阻挡层372。在一实施方式中，可以省略上阻挡层172和下阻挡层72。

参照图6，上沟道孔171的中心可以设置为偏离下沟道孔71的中心。下阻挡层72的最上端可以处于与界面S1基本上相同的水平。下阻挡层72的顶表面的至少一部分可以处于比界面S1低的水平。

图7是示出根据一示例实施方式的半导体器件的剖视图。

参照图7，根据示例实施方式的半导体器件可以包括衬底21、器件隔离层213、多个晶体管215、下层间绝缘层217、***电路互连线219、掩埋导电层25、置换导电线93、支撑件50、下堆叠结构60、上堆叠结构160、多个下沟道孔71、多个上沟道孔171、局部延伸部分171EH、多个沟道结构70、第一层间绝缘层89、隔离沟槽91、杂质区94、绝缘间隔物97、沟槽掩埋层98、第二层间绝缘层102、多个子位插塞103、第三层间绝缘层104、多条子位线105、第四层间绝缘层106、位插塞107和位线109。根据示例实施方式的半导体器件可以被解释为包括***上单元(COP)结构。

在一实施方式中，器件隔离层213可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料或其组合。所述多个晶体管215可以包括鳍型场效应晶体管(finFET)、多桥沟道(MBC)晶体管、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、三维(3D)晶体管、平面晶体管或其组合。下层间绝缘层217可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料或其组合。***电路互连线219可以包括金属、金属氮化物、金属硅化物、多晶硅(poly-Si)、导电碳或其组合。掩埋导电层25可以包括具有不同导电类型的多个半导体层、金属层、金属氮化物层、金属硅化物层、导电碳层或其组合。所述多个晶体管215和***电路互连线219可以以各种组合构成***电路。

图8至图10、图13、图16、图19、图22、图28、图31、图34和图39是与沿着图3的线I-I'截取的剖视图对应的剖视图，示出根据一示例实施方式的形成半导体器件的方法。图11、图12、图14、图15、图17、图18、图20、图21、图23至图27、图29、图30、图32、图33和图35至图38是示出形成半导体器件的方法的局部放大图。

参照图3和图8，可以在衬底21的期望(和/或可选地预定的)区域中限定掩埋导电层25。可以在掩埋导电层25上形成模层29。模层29可以包括顺序堆叠的下模层29A、中间模层29M和上模层29C。可以在模层29上形成支撑件50。可以通过交替且重复地堆叠多个下绝缘层61和多个下牺牲层62而在支撑件50上形成初始下堆叠结构60T。

衬底21可以包括半导体衬底，诸如硅晶片或绝缘体上硅(SOI)晶片。例如，衬底21可以是P型单晶硅晶片。掩埋导电层25可以形成为具有距衬底21的表面的期望(和/或可选地预定的)深度。掩埋导电层25可以是P型或N型。例如，掩埋导电层25可以包括N型单晶硅。在一实施方式中，掩埋导电层25可以包括半导体层，诸如多晶硅。可以省略掩埋导电层25。

模层29可以包括氧化物、氮化物、半导体或其组合。模层29可以包括相对于掩埋导电层25具有蚀刻选择性的材料。中间模层29M可以包括相对于掩埋导电层25、下模层29A和上模层29C具有蚀刻选择性的材料。例如，下模层29A可以包括硅氧化物，中间模层29M可以包括硅氮化物，上模层29C可以包括硅氧化物。中间模层29M的厚度可以大于下模层29A的厚度或上模层29C的厚度。支撑件50可以覆盖模层29。支撑件50可以包括相对于模层29具有蚀刻选择性的材料。例如，支撑件50可以包括多晶硅。

所述多个下绝缘层61可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。所述多个下牺牲层62可以包括相对于所述多个下绝缘层61具有蚀刻选择性的材料。例如，所述多个下绝缘层61可以包括氧化物，诸如硅氧化物，所述多个下牺牲层62可以包括氮化物，诸如硅氮化物。初始下堆叠结构60T中的最下面的层可以是所述多个下绝缘层61中的最下面的层，初始下堆叠结构60T中的最上面的层可以是所述多个下绝缘层61中的最上面的层。

参照图3和图9，可以使用图案化工艺穿过初始下堆叠结构60T、支撑件50和模层29形成多个下沟道孔71。所述多个下沟道孔71中的每个可以完全地穿过初始下堆叠结构60T、支撑件50和模层29形成并穿透到掩埋导电层25中。可以在所述多个下沟道孔71内形成下阻挡层72、下牺牲衬层73和下牺牲掩埋层74。

下阻挡层72可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。例如，下阻挡层72可以包括硅氧化物。下牺牲衬层73可以包括相对于下阻挡层72和下牺牲掩埋层74具有蚀刻选择性的材料。下牺牲衬层73可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。例如，下牺牲衬层73可以包括硅氮化物。下牺牲掩埋层74可以包括相对于下牺牲衬层73具有蚀刻选择性的材料。下牺牲掩埋层74可以包括多晶硅(poly-Si)、硅氧化物、硅氮化物、硅氮氧化物或其组合。例如，下牺牲掩埋层74可以包括多晶硅(poly-Si)。

下阻挡层72、下牺牲衬层73和下牺牲掩埋层74的形成可以包括多个薄膜形成工艺和多个平坦化工艺。所述多个平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀刻工艺或其组合。下牺牲衬层73可以围绕下牺牲掩埋层74的侧表面和底表面。下阻挡层72可以围绕下牺牲衬层73的外侧表面和底表面。下阻挡层72可以与所述多个下沟道孔71的内壁直接接触。下阻挡层72可以与所述多个下绝缘层61、所述多个下牺牲层62、支撑件50、模层29和掩埋导电层25直接接触。

参照图3和图10，可以通过在初始下堆叠结构60T上交替且重复地堆叠多个上绝缘层161和多个上牺牲层162形成初始上堆叠结构160T。界面S1可以形成在初始下堆叠结构60T和初始上堆叠结构160T之间。可以在初始上堆叠结构160T上形成掩模图案169。可以使用图案化工艺穿过初始上堆叠结构160T形成多个上沟道孔171。

所述多个上绝缘层161可以包括绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。所述多个上绝缘层161可以包括与所述多个下绝缘层61基本上相同的材料。所述多个上牺牲层162可以包括相对于所述多个上绝缘层161具有蚀刻选择性的材料。所述多个上牺牲层162可以包括与所述多个下牺牲层62基本上相同的材料。例如，所述多个上绝缘层161可以包括氧化物，诸如硅氧化物，所述多个上牺牲层162可以包括氮化物，诸如硅氮化物。

初始上堆叠结构160T中的最下面的层可以是所述多个上绝缘层161中的最下面的层，并且初始上堆叠结构160T中的最上面的层可以是所述多个上绝缘层161中的最上面的层。所述多个上绝缘层161中的最下面的层可以与所述多个下绝缘层61中的最上面的层直接接触。界面S1可以形成在所述多个下绝缘层61中的最上面的层与所述多个上绝缘层161中的最下面的层之间。所述多个上沟道孔171中的每个可以具有形成在比界面S1低的水平处的底表面。

图11和图12是图10的部分E1的详细局部放大图。参照图11，上沟道孔171的中心可以与下沟道孔71的中心垂直地对准。下牺牲掩埋层74可以在上沟道孔171的底表面处暴露。上沟道孔171的底表面可以处于比下牺牲掩埋层74的上端低的水平。

参照图12，上沟道孔171的中心可以偏离下沟道孔71的中心。下牺牲掩埋层74、下牺牲衬层73和下阻挡层72可以在上沟道孔171的底表面处暴露。

图14和图15是图13的部分E1的详细局部放大图。参照图3、图13和图14，上阻挡层172、上牺牲衬层173和上沟道牺牲层174可以形成在所述多个上沟道孔171内。上阻挡层172的下端可以处于比下阻挡层72的最上端低的水平。

上阻挡层172可以基本上共形地覆盖所述多个上沟道孔171的侧壁和底表面。上阻挡层172可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。上阻挡层172可以包括与下阻挡层72相同的材料。例如，下阻挡层72和上阻挡层172可以包括硅氧化物。

上牺牲衬层173可以基本上共形地覆盖上阻挡层172的表面。上牺牲衬层173可以包括相对于上阻挡层172和上沟道牺牲层174具有蚀刻选择性的材料。上牺牲衬层173可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。上牺牲衬层173可以包括与下牺牲衬层73相同的材料。例如，下牺牲衬层73和上牺牲衬层173可以包括硅氮化物。

上沟道牺牲层174可以基本上共形地覆盖上牺牲衬层173的表面。上沟道牺牲层174可以包括相对于上牺牲衬层173具有蚀刻选择性的材料。上沟道牺牲层174可以包括多晶硅(poly-Si)、硅氧化物、硅氮化物、硅氮氧化物或其组合。上沟道牺牲层174可以包括与下牺牲掩埋层74相同的材料。例如，下牺牲掩埋层74和上沟道牺牲层174可以包括多晶硅(poly-Si)。

参照图15，上阻挡层172可以与下阻挡层72和下牺牲衬层73直接接触。

图17和图18是图16的部分E1的详细局部放大图。参照图3、图16、图17和图18，可以使用各向异性蚀刻工艺使下牺牲掩埋层74在所述多个上沟道孔171的底表面处暴露。上阻挡层172和上牺牲衬层173可以在所述多个上沟道孔171的侧壁处暴露。上沟道牺牲层174可以保留在所述多个上沟道孔171的侧壁上。

图20和图21是图19的部分E1的详细局部放大图。参照图3、图19、图20和图21，可以使用各向同性蚀刻工艺部分地去除在所述多个上沟道孔171的侧壁处暴露的上牺牲衬层173以形成多个第一间隙区域173G。上阻挡层172可以通过所述多个第一间隙区域173G部分地暴露。所述多个第一间隙区域173G的最上端可以处于比在初始下堆叠结构60T与初始上堆叠结构160T之间的界面S1高的水平。

参照图3和图22，可以使用各向同性蚀刻工艺部分地去除上阻挡层172以形成局部延伸部分171EH。

图23和图24是图22的部分E1的详细局部放大图。参照图23，局部延伸部分171EH的最上端可以处于比在初始下堆叠结构60T和初始上堆叠结构160T之间的界面S1高的水平。上阻挡层172的最下端可以处于比界面S1高的水平。

在部分去除上阻挡层172期间，所述多个上绝缘层161中的最下面的层、所述多个下绝缘层61中的最上面的层、和下阻挡层72可以被部分地去除。局部延伸部分171EH的横向宽度可以大于与局部延伸部分171EH相邻的上沟道孔171的横向宽度，并且可以大于与局部延伸部分171EH相邻的下沟道孔71的横向宽度。局部延伸部分171EH的最下端可以处于比界面S1低的水平。下阻挡层72的最上端可以处于比界面S1低的水平。

参照图24，下阻挡层72的最上端可以保持处于与界面S1基本上相同的水平。下阻挡层72的顶表面的一部分可以处于比界面S1低的水平。

图25至图27是示出形成半导体器件的方法的局部放大图。参照图25，在一实施方式中，可以使下牺牲掩埋层74在上沟道孔171的底表面暴露，并且可以在上沟道牺牲层174和下牺牲掩埋层74中形成表面氧化物层1740。表面氧化物层1740的形成可以包括热氧化方法、等离子体氧化方法或其组合。

参照图26，可以部分地去除在上沟道孔171的侧壁处暴露的上牺牲衬层173以形成第一间隙区域173G。

参照图27，可以使用各向同性蚀刻工艺部分地去除上阻挡层172以形成局部延伸部分171EH。可以在去除上阻挡层172期间去除表面氧化物层1740。

图29和图30是图28的部分E1的详细局部放大图。参照图3、图28、图29和图30，可以使用各向同性蚀刻工艺去除上沟道牺牲层174和下牺牲掩埋层74。

参照图3和图31，可以使用各向同性蚀刻工艺去除上牺牲衬层173和下牺牲衬层73。下沟道孔71、局部延伸部分171EH和上沟道孔171可以构成沟道孔70H。在一实施方式中，在去除上牺牲衬层173和下牺牲衬层73之后，可以执行恢复工艺诸如热氧化工艺、等离子体氧化工艺、清洁氧化工艺或其组合以修复下阻挡层72和上阻挡层172的蚀刻损伤。

图32和图33是图31的部分E1的详细局部放大图。参照图32，局部延伸部分171EH可以邻近界面S1形成。所述多个下绝缘层61中的最上面的层和所述多个上绝缘层161中的最下面的层可以在局部延伸部分171EH中部分地暴露。局部延伸部分171EH可以在下沟道孔71和上沟道孔171之间连通。下阻挡层72可以保留在下沟道孔71的侧壁上。下阻挡层72的最上端可以保留在比界面S1低的水平。上阻挡层172可以保留在上沟道孔171的侧壁上。上阻挡层172的最下端可以保留在比界面S1高的水平。

参照图33，上沟道孔171的中心可以形成为偏离下沟道孔71的中心。局部延伸部分171EH可以在下沟道孔71和上沟道孔171之间连通。下阻挡层72的最上端可以保留在与界面S1基本上相同的水平。下阻挡层72的顶表面的一部分可以形成在比界面S1低的水平。

图35至图38是图34的部分E1的详细局部放大图。参照图3、图34、图35和图36，可以使用多个薄膜形成工艺和多个平坦化工艺在沟道孔70H内形成电荷存储层82、隧道绝缘层83、沟道图案86和芯图案87。可以去除掩模图案169。下阻挡层72、上阻挡层172、电荷存储层82和隧道绝缘层83可以构成信息存储图案85。

芯图案87可以填充沟道孔70H的内部。沟道图案86可以围绕芯图案87的底表面和侧表面。隧道绝缘层83可以围绕沟道图案86的底表面和外侧表面。电荷存储层82可以围绕隧道绝缘层83的底表面和外侧表面。电荷存储层82可以形成在下阻挡层72和隧道绝缘层83之间以及在上阻挡层172和隧道绝缘层83之间。在局部延伸部分171EH中，电荷存储层82可以与所述多个下绝缘层61中的最上面的层和所述多个上绝缘层161中的最下面的层直接接触。

电荷存储层82可以包括硅氮化物。隧道绝缘层83可以包括硅氧化物。沟道图案86可以包括半导体层，诸如多晶硅(poly-Si)。例如，沟道图案86可以包括P型多晶硅层。芯图案87可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。在一实施方式中，可以省略芯图案87。沟道图案86可以填充所述多个下沟道孔71、局部延伸部分171EH和所述多个上沟道孔171的内部。

参照图37，在一实施方式中，在形成电荷存储层82之前，可以形成内阻挡层272。内阻挡层272可以基本上共形地覆盖沟道孔70H的侧壁和底表面。内阻挡层272可以覆盖下阻挡层72和上阻挡层172的侧表面。在局部延伸部分171EH中，内阻挡层272可以与所述多个下绝缘层61中的最上面的层和所述多个上绝缘层161中的最下面的层直接接触。内阻挡层272可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料或其组合。内阻挡层272可以包括与上阻挡层172和下阻挡层72相同的材料。例如，内阻挡层272、上阻挡层172和下阻挡层72可以包括硅氧化物。

在一实施方式中，在形成内阻挡层272之前，可以省略上阻挡层172和下阻挡层72。

参照图38，可以在内阻挡层272上顺序地形成电荷存储层82、隧道绝缘层83、沟道图案86和芯图案87。电荷存储层82可以基本上共形地覆盖内阻挡层272。隧道绝缘层83可以基本上共形地覆盖电荷存储层82。沟道图案86可以基本上共形地覆盖隧道绝缘层83。

返回参照图10至图38，根据一示例实施方式的形成半导体器件的方法可以包括部分地去除上阻挡层172。上阻挡层172的最下端可以形成在比初始下堆叠结构60T和初始上堆叠结构160T之间的界面S1高的水平。上阻挡层172可以与下阻挡层72间隔开。在部分地去除上阻挡层172期间，可以部分地去除与界面S1相邻的所述多个上绝缘层161中的最下面的层、所述多个下绝缘层61中的最上面的层和下阻挡层72的上部区域以形成局部延伸部分171EH。局部延伸部分171EH的横向宽度可以大于与局部延伸部分171EH相邻的上沟道孔171的横向宽度。局部延伸部分171EH的横向宽度可以大于与局部延伸部分171EH相邻的下沟道孔71的横向宽度。局部延伸部分171EH和上阻挡层172可以有利于均匀且连续地形成内阻挡层272、电荷存储层82、隧道绝缘层83和沟道图案86。

参照图3和图39，可以在所述多个上沟道孔171内形成多个焊盘88。可以在所述多个焊盘88和初始上堆叠结构160T上形成第一层间绝缘层89。隔离沟槽91可以穿过第一层间绝缘层89、初始上堆叠结构160T、初始下堆叠结构60T、支撑件50和模层29形成，并暴露掩埋导电层25。可以去除模层29以形成置换导电线93。可以在隔离沟槽91的底表面处暴露的掩埋导电层25中形成杂质区94。可以去除所述多个下牺牲层62和所述多个上牺牲层162，并且可以形成多个下导电层95和多个上导电层195。可以在隔离沟槽91的侧壁上形成绝缘间隔物97。可以形成沟槽掩埋层98以填充隔离沟槽91的内部并与杂质区94接触。

所述多个焊盘88中的每个可以与沟道图案86直接接触。所述多个焊盘88可以包括半导体层，诸如多晶硅(poly-Si)。例如，所述多个焊盘88可以包括N型多晶硅层。在一实施方式中，所述多个焊盘88中的每个可以用作漏极区。在一实施方式中，所述多个焊盘88可以包括导电层，诸如金属硅化物、金属、金属氮化物、金属氧化物或其组合。信息存储图案85、沟道图案86、芯图案87和焊盘88可以构成沟道结构70。

置换导电线93可以穿过信息存储图案85的侧表面形成，并可以与沟道图案86接触。置换导电线93可以与沟道图案86的侧表面直接接触。置换导电线93可以包括导电材料，诸如N型或P型多晶硅。在一实施方式中，置换导电线93可以包括金属、金属硅化物、金属氮化物、金属氧化物或其组合。杂质区94可以包括N型杂质。

所述多个下导电层95和所述多个上导电层195可以包括导电层，诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅、导电碳或其组合。交替且重复地堆叠的所述多个下绝缘层61和所述多个下导电层95可以构成下堆叠结构60。交替且重复地堆叠的所述多个上绝缘层161和所述多个上导电层195可以构成上堆叠结构160。所述多个下导电层95和所述多个上导电层195可以包括金属、金属硅化物、金属氮化物、金属氧化物、多晶硅(poly-Si)、导电碳或其组合。

绝缘间隔物97可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、高k电介质材料或其组合。沟槽掩埋层98可以包括导电层，诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅(poly-Si)、导电碳或其组合。在一实施方式中，沟槽掩埋层98可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、高k电介质材料或其组合。

返回参照图1和图3，可以在第一层间绝缘层89上形成第二层间绝缘层102。多个子位插塞103可以穿过第二层间绝缘层102和第一层间绝缘层89形成，并可以与所述多个焊盘88接触。可以在第二层间绝缘层102上形成第三层间绝缘层104。多条子位线105可以形成在第三层间绝缘层104中，并可以与所述多个子位插塞103接触。可以在第三层间绝缘层104上形成第四层间绝缘层106。位插塞107可以穿过第四层间绝缘层106形成，并可以与所述多条子位线105接触。位线109可以形成在第四层间绝缘层106上并可以与位插塞107接触。

第一层间绝缘层89、第二层间绝缘层102、第三层间绝缘层104和第四层间绝缘层106可以包括绝缘层，诸如硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料或其组合。所述多个子位插塞103、所述多条子位线105、所述多个位插塞107和位线109可以包括导电层，诸如金属、金属硅化物、金属氮化物、金属氧化物、多晶硅(poly-Si)、导电碳或其组合。

根据本发明构思的示例实施方式，多个沟道孔可以穿过下堆叠结构和上堆叠结构形成。所述多个沟道孔中的每个可以包括下沟道孔、上沟道孔以及配置为在下沟道孔和上沟道孔之间连通的局部延伸部分。具有沟道图案的沟道结构可以设置在沟道孔内。由于局部延伸部分，沟道图案可以均匀地且连续地形成。可以实现具有优良电特性的半导体器件。

尽管已经参照附图描述了本发明构思的实施方式，但是本领域技术人员应理解，可以进行各种修改，而没有脱离本发明构思的范围并且不改变其特征。因此，上述实施方式应当被认为仅是描述性的，而不是为了限制的目的。

本申请要求于2018年7月12日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2018-0081134号的优先权，其公开内容通过引用整体地结合于此。