阅读说明：本技术 集成电路时钟树综合优化方法 (Integrated circuit clock tree comprehensive optimization method ) 是由 栾志勇 闵嘉华 杨洋 于 2019-10-23 设计创作，主要内容包括：本发明涉及集成电路设计行业自动化EDA技术领域,提供了一种集成电路时钟树综合优化方法,包括以下步骤：S1.预设时钟树约束文件中的参数；S2.根据参数自动生成线路布局；S3.调整线路布局中寄存器的位置,使时钟源到每一个寄存器的布线长度之间的差值位于预设范围之内；S4.在时钟信号源处设置若干驱动单元,用于驱动时钟树的负载；S5.替换驱动单元,使每一个驱动单元的驱动能力相同。通过这种设计,对集成电路后端设计过程中最重要的时钟树综合设计环节进行了设计顺序的标准化,使其具有良好的通用性,从而降低了后端环节的设计门槛,降低了人力成本,提高设计效率,保证了设计质量。(The invention relates to the technical field of automatic EDA (electronic design automation) in the integrated circuit design industry, and provides a comprehensive optimization method of an integrated circuit clock tree, which comprises the following steps: s1, presetting parameters in a clock tree constraint file; s2, automatically generating a circuit layout according to the parameters; s3, adjusting the positions of the registers in the line layout to enable the difference value between the clock source and the wiring length of each register to be within a preset range; s4, arranging a plurality of driving units at the clock signal source for driving the load of the clock tree; and S5, replacing the driving units to enable the driving capability of each driving unit to be the same. Through the design, the most important clock tree comprehensive design link in the rear end design process of the integrated circuit is standardized in the design sequence, so that the design sequence has good universality, the design threshold of the rear end link is reduced, the labor cost is reduced, the design efficiency is improved, and the design quality is ensured.)

集成电路时钟树综合优化方法

技术领域

本发明涉及集成电路设计行业自动化EDA技术领域，特别涉及一种集成电路时钟树综合优化方法。

背景技术

目前摩尔定律的快速发展，使得能够在单个半导体芯片上集成数亿个晶体管。半导体集成密度急剧增大的同时也给数字电路的设计结构带来了巨大的挑战。

通过电子设计自动化(EDA)软件系统初步生成时钟树结构，它是通过使用一个由扇出缓冲器或扇出逆变器组成的时钟网络，将时钟信号从时钟信号源传输到其他时钟接收器。时钟树可以改变缓冲器或逆变器的数量，并向时钟接收器发送时钟信号，通常取决于需要接收时钟信号的时钟接收器的数量。

在芯片的版图设计过程中，多采用时序驱动布局的方法，这个过程限制了布局的密度，从而可以使得时钟偏移尽可能的小。但是这种通过软件自动生成集成电路布局线路的方式，首先是基于计算机的算法以及前人的经验所得，对于创新型的集成电路，照搬这种方式不一定有效；其次，在自动生成集成电路布局线路后，要对线路进行分析和调整，方法有很多种，更多的偏向于个人经验，对于新手来说很难学习到其中的精髓。

发明内容

于是，本申请提供了一种集成电路时钟树综合优化方法，包括以下步骤：

S1.预设时钟树约束文件中的参数；

S2.根据参数自动生成线路布局；

S3.调整线路布局中寄存器的位置，使时钟源到每一个寄存器的布线长度之间的差值位于预设范围之内；

S4.在时钟信号源处设置若干驱动单元，用于驱动时钟树的负载；

S5.替换驱动单元，使每一个驱动单元的驱动能力相同。

作为优选的，参数包括缓冲器类型、时钟偏移的目标值、最大时延、最小时延、最大扇出和时钟树布线规则。

作为优选的，缓冲器为X4的缓冲器。

作为优选的，在步骤S3中，预设范围为20至40个微单元。

作为优选的，在步骤S4中，驱动单元为X6或X8的驱动单元。

在本申请中，通过设计一套时钟树综合方法的流程，对集成电路后端设计过程中最重要的时钟树综合设计环节进行了设计顺序的标准化，使其具有良好的通用性，只要按照这个流程做，即便是新手也可以提高做对的概率，从而降低了后端环节的设计门槛，降低了人力成本，提高设计效率，保证了设计质量。

附图说明

图1是集成电路时钟树综合优化方法的流程框图。

具体实施方式

实施方式一

在本申请的第一实施方式中，提供了一种集成电路时钟树综合优化方法，如图1所示，包括以下步骤：

S1.预设时钟树约束文件中的参数；

S2.根据参数自动生成线路布局；

S3.调整线路布局中寄存器的位置，使时钟源到每一个寄存器的布线长度之间的差值位于预设范围之内；

S4.在时钟信号源处设置若干驱动单元，用于驱动时钟树的负载；

S5.替换驱动单元，使每一个驱动单元的驱动能力相同。

其中，在步骤S1中，这些参数包括缓冲器类型、时钟偏移的目标值、最大时延、最小时延、最大扇出和时钟树布线规则等基本参数，只要设置好了这些参数，就可以自动生成线路布局。在本实施方式中，选用驱动能力为中间值的缓冲器类型来做时钟树综合,因为驱动能力大的缓冲器,面积也大,如果***这种缓冲器太多，会对芯片的功耗和面积产生影响，而且这种缓冲器对于上一级也意味着更大的负载；驱动能力太小的缓冲器虽然面积小点，但是会增加时钟级数,产生的延时却是很大的，所以缓冲器的选择一定要适当，本设计在选用缓冲器时，将驱动能力最大的和驱动能力最小的去掉不选用，而优先选择驱动能力居中的X4缓冲器。

在步骤S3中，需要调整寄存器位置的原因是，时钟源到各个寄存器之间的布线距离不相等的情况下，信号从时钟源发出，各个寄存器接收到的时钟信号的时间会略有偏差，也就是时钟偏移。如果在集成电路中发生时钟偏移，造成响应延迟，会导致集成电路的无法使用。因此，在完成布线后，需要调整寄存器的位置，使得时钟源到每一个寄存器之间的布线距离相差值在一定范围之内。在本实施方式中，建议相差值控制在20到40个微单元之间，这样同一时钟到达各寄存器的时间差就不会太大,有利于减少***逆变器的数量,也有利于减小时钟偏移。

在步骤S4中，需要在时钟源处新增若干个驱动单元，是因为通常情况下，设计的集成电路的负载会很大，按照自动布局的电路，时钟源有可能无法驱动自动设计出的电路，因此，在此步骤中，需要添加若干驱动能力比较强的驱动单元，包括缓冲器和逆变器。如果此处设置的驱动单元驱动能力不足，会导致整个集成电路时钟偏移，结果无法使用。在本实施方式中，主要采用X6或者X8的缓冲器和逆变器。

进一步的，如果在此处设置的驱动单元的驱动能力不同，同样会导致整体电路的时钟出现偏移。因此，在完成驱动单元的设置后，需要将不同驱动能力的驱动单元全部替换成驱动能力完全相同的驱动单元，降低时钟偏移。

在完成上述步骤后，时钟树综合的步骤就完成了，此时需要对时钟树的时序进行分析，并根据时钟树的时序分析结果报告分析是否存在时钟偏移，如果有，则分析时钟偏移违规的原因，对集成电路进行调整。必要时，回到步骤S1重新设置时钟树约束文件中的参数，重复进行上述流程。

本领域的普通技术人员可以理解，在上述的各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于上述各实施方式的种种变化和修改，也可以基本实现本申请各权利要求所要求保护的技术方案。因此，在实际应用中，可以在形式上和细节上对上述实施方式作各种改变，而不偏离本申请的精神和范围。