阅读说明：本技术 基于高压输入及esd防护的gpio复用电路 (GPIO multiplexing circuit based on high-voltage input and ESD protection ) 是由 韩红娟 江猛 范佳敏 雷红军 杭晓伟 于 2019-11-07 设计创作，主要内容包括：本发明揭示了一种基于高压输入及ESD防护的GPIO复用电路,所述GPIO复用电路包括与IO端口相连的高压输入模块、IO端口功能模块、及ESD防护模块,所述高压输入模块为带开关控制的高压传输结构,其包括若干MOS管及电阻,IO端口功能模块包括若干MOS管及电阻,ESD防护模块包括若干MOS管及电阻。本发明GPIO复用电路在普通的CMOS工艺且不使用特殊器件下,通过普通的MOS管和电阻,即可实现带开关控制的高压输入脚与GPIO口的复用,且有着可靠的ESD防护。(The invention discloses a GPIO multiplexing circuit based on high-voltage input and ESD protection, which comprises a high-voltage input module connected with an IO port, an IO port function module and an ESD protection module, wherein the high-voltage input module is a high-voltage transmission structure with switch control and comprises a plurality of MOS (metal oxide semiconductor) tubes and resistors, the IO port function module comprises a plurality of MOS tubes and resistors, and the ESD protection module comprises a plurality of MOS tubes and resistors. The GPIO multiplexing circuit can realize the multiplexing of a high-voltage input pin with switch control and a GPIO port through a common MOS tube and a resistor under the common CMOS process without using special devices, and has reliable ESD protection.)

基于高压输入及ESD防护的GPIO复用电路

技术领域

本发明属于集成电路技术领域，具体涉及一种基于高压输入及ESD防护的GPIO复用电路。

背景技术

GPIO功能越来越复杂，当管脚是带开关控制的高压输入脚时，普通IO端口结构便不适用此，同时普通的ESD防护也不适用于该管脚。

因此，针对上述技术问题，有必要提供一种基于高压输入及ESD防护的GPIO复用电路。

发明内容

本发明的目的在于提供一种基于高压输入及ESD防护的GPIO复用电路，以实现带开关控制的高压输入脚与GPIO口的复用，且有着可靠的ESD防护。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种基于高压输入及ESD防护的GPIO复用电路，所述GPIO复用电路包括与IO端口相连的高压输入模块、IO端口功能模块、及ESD防护模块，所述高压输入模块为带开关控制的高压传输结构，其包括若干MOS管及电阻，IO端口功能模块包括若干MOS管及电阻，ESD防护模块包括若干MOS管及电阻。

一实施例中，所述高压输入模块包括MOS管M1～M11及电阻R1～R3，其中：

MOS管M1、MOS管M2与IO端口相连，MOS管M3与MOS管M1相连，MOS管M4与MOS管M2相连，且MOS管M1与MOS管M4相连，MOS管M2与MOS管M3相连，MOS管M5和MOS管M6分别与MOS管M3和MOS管M4相连，MOS管M7和MOS管M8分别与使能端口VEN和MOS管M3相连，且MOS管M5和MOS管M7分别与电源电压VCC相连，MOS管M3、MOS管M4、MOS管M6、MOS管M8分别与公共电压VSS相连；

MOS管M9连接于IO端口与公共电压VSS之间；

MOS管M10连接于IO端口与输出端口VOUT之间；

MOS管M11连接于使能端口VEN与输出端口VOUT之间，且MOS管M11与公共电压VSS相连；

电阻R1连接于MOS管M1、MOS管M2和IO端口之间；

电阻R2连接于MOS管M10与MOS管M2之间；

电阻R3连接于MOS管M11与输出端口VOUT之间。

一实施例中，所述MOS管M1、MOS管M2、MOS管M5、MOS管M7、MOS管M10为PMOS管，MOS管M3、MOS管M4、MOS管M6、MOS管M8、MOS管M9、MOS管M11为NMOS管。

一实施例中，所述高压输入模块中：

MOS管M1的源极与电阻R1相连，漏极与MOS管M3的漏极和MOS管M2的栅极相连，栅极与MOS管M2的漏极和MOS管M4的漏极相连；

MOS管M2的源极与电阻R1相连，漏极与MOS管M1的栅极和MOS管M4的漏极相连，栅极与MOS管M1、MOS管M3的漏极及电阻R2相连；

MOS管M3的栅极与MOS管M5、MOS管M6的栅极、MOS管M7、MOS管M8的漏极相连，源极与公共电压VSS相连，漏极与MOS管M1的漏极和MOS管M2的栅极相连；

MOS管M4的栅极与MOS管M5和MOS管M6的漏极相连，源极与公共电压VSS相连，漏极与MOS管M2的漏极和MOS管M1的栅极相连；

MOS管M5的源极与电源电压VCC相连，MOS管M5的漏极与MOS管M6的漏极和MOS管M4的栅极相连，MOS管M6的源极与公共电压VSS相连，MOS管M5的栅极和MOS管M6的栅极与MOS管M3的栅极及MOS管M7和MOS管M8的漏极相连；

MOS管M7的源极与电源电压VCC相连，MOS管M7的漏极与MOS管M8的漏极相连，MOS管M8的源极与公共电压VSS相连，MOS管M7的栅极和MOS管M8的栅极分别与使能端口VEN相连；

MOS管M9的漏极与IO端口相连，源极与公共电压VSS相连，栅极与源极相连；

MOS管M10的源极与IO端口相连，漏极与输出端口VOUT相连，栅极与电阻R2相连，衬底与IO端口相连；

MOS管M11的栅极与使能端口VEN相连，漏极接电阻R3后与输出端口VOUT相连，源极与公共电压VSS相连；

电阻R1连接于MOS管M1的源极、MOS管M2的源极和IO端口之间；

电阻R2连接于MOS管M10的栅极与MOS管M2的栅极之间；

电阻R3连接于MOS管M11的漏极与输出端口VOUT之间。

一实施例中，所述高压输入模块中，使能端口VEN输入低电平有效，MOS管M3打开，MOS管M2导通，MOS管M1关断，MOS管M10导通，电阻R2端电压为低，电阻R1端电压与IO端口一致，输出端口VOUT输出与IO端口接近的电压。

一实施例中，所述IO端口功能模块包括MOS管M12、M13及电阻R4，其中：

MOS管M12的源极与电源电压VCC相连，栅极与输入端口IN1相连，漏极与电阻R4相连；

MOS管M13的漏极与电阻R4相连，源极与公共电压VSS相连，栅极与输入端口IN2相连；

电阻R4位于MOS管M12的漏极和MOS管M13的漏极之间；

MOS管M12的漏极与输入端口IO_IN相连，MOS管M13的漏极与IO端口相连。

一实施例中，所述MOS管M12为PMOS管，MOS管M13为NMOS管。

一实施例中，所述IO端口功能模块中，当高压传输关闭时，IO端口作为普通的输入输出，输入端口IN1为低电平、输入端口IN2为低电平时，IO端口输出高电平，输入端口IN1为高电平、输入端口IN2为高电平时，IO端口输出低电平，输入端口IN1为高电平、输入端口IN2为低电平时，IO端口输出高阻态，输入端口IO_IN通过IO端口输入电平。

一实施例中，所述ESD防护模块包括MOS管M14、M15及电阻R5～R7，其中：

MOS管M14的源极与电源电压VCC相连，栅极与源极相连，漏极与电阻R5相连；

MOS管M15的漏极与电阻R5相连，源极与公共电压VSS相连，栅极与源极相连；

电阻R5位于MOS管M14的漏极和MOS管M15的漏极之间；

电阻R6位于MOS管M14的栅极和源极之间；

电阻R7位于MOS管M15的栅极和源极之间；

MOS管M15的漏极与IO端口相连。

一实施例中，所述MOS管M14为PMOS管，MOS管M15为NMOS管。

一实施例中，所述MOS管M14为PMOS管，MOS管M15为NMOS管。

与现有技术相比，本发明具有以下优点：

本发明GPIO复用电路在普通的CMOS工艺且不使用特殊器件下，通过普通的MOS管和电阻，即可实现带开关控制的高压输入脚与GPIO口的复用，且有着可靠的ESD防护。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明中GPIO复用电路的模块示意图；

图2为本发明一具体实施例中高压输入模块的电路原理图；

图3为本发明一具体实施例中IO端口功能模块的电路原理图；

图4为本发明一具体实施例中ESD防护模块的电路原理图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

参图1所示，本发明公开了一种基于高压输入及ESD防护的GPIO复用电路，GPIO复用电路包括与IO端口相连的高压输入模块、IO端口功能模块、及ESD防护模块，高压输入模块为带开关控制的高压传输结构，其包括若干MOS管及电阻，IO端口功能模块包括若干MOS管及电阻，ESD防护模块包括若干MOS管及电阻。

以下结合各模块对本发明作进一步说明。

高压输入模块：

参图2所示，本实施例中的高压输入模块包括MOS管M1～M11及电阻R1～R3，其中，MOS管M1、MOS管M2、MOS管M5、MOS管M7、MOS管M10为PMOS管，MOS管M3、MOS管M4、MOS管M6、MOS管M8、MOS管M9、MOS管M11为NMOS管。

本实施例中的MOS管M1、MOS管M2与IO端口相连，MOS管M3与MOS管M1相连，MOS管M4与MOS管M2相连，且MOS管M1与MOS管M4相连，MOS管M2与MOS管M3相连，MOS管M5和MOS管M6与MOS管M3和MOS管M4相连，MOS管M7和MOS管M8分别与使能端口VEN和MOS管M3相连，且MOS管M5和MOS管M7分别与电源电压VCC相连，MOS管M3、MOS管M4、MOS管M6、MOS管M8分别与公共电压VSS相连；

MOS管M9连接于IO端口与公共电压VSS之间；

MOS管M10连接于IO端口与输出端口VOUT之间；

MOS管M11连接于使能端口VEN与输出端口VOUT之间，且MOS管M11与公共电压VSS相连；

电阻R1连接于MOS管M1、MOS管M2和IO端口之间；

电阻R2连接于MOS管M10与MOS管M2之间；

电阻R3连接于MOS管M11与输出端口VOUT之间。

进一步地：

MOS管M1的源极与电阻R1相连，漏极与MOS管M3的漏极和MOS管M2的栅极相连，栅极与MOS管M2的漏极和MOS管M4的漏极相连；

MOS管M2的源极与电阻R1相连，漏极与MOS管M1的栅极和MOS管M4的漏极相连，栅极与MOS管M1、MOS管M3的漏极及电阻R2相连；

MOS管M3的栅极与MOS管M5、MOS管M6的栅极、MOS管M7、MOS管M8的漏极相连，源极与公共电压VSS相连，漏极与MOS管M1的漏极和MOS管M2的栅极相连；

MOS管M4的栅极与MOS管M5和MOS管M6的漏极相连，源极与公共电压VSS相连，漏极与MOS管M2的漏极和MOS管M1的栅极相连；

MOS管M5的源极与电源电压VCC相连，MOS管M5的漏极与MOS管M6的漏极和MOS管M4的栅极相连，MOS管M6的源极与公共电压VSS相连，MOS管M5的栅极和MOS管M6的栅极与MOS管M3的栅极及MOS管M7和MOS管M8的漏极相连；

MOS管M7的源极与电源电压VCC相连，MOS管M7的漏极与MOS管M8的漏极相连，MOS管M8的源极与公共电压VSS相连，MOS管M7的栅极和MOS管M8的栅极分别与使能端口VEN相连；

MOS管M9的漏极与IO端口相连，源极与公共电压VSS相连，栅极与源极相连；

MOS管M10的源极与IO端口相连，漏极与输出端口VOUT相连，栅极与电阻R2相连，衬底与IO端口相连；

MOS管M11的栅极与使能端口VEN相连，漏极接电阻R3后与输出端口VOUT相连，源极与公共电压VSS相连；

电阻R1连接于MOS管M1的源极、MOS管M2的源极和IO端口之间；

电阻R2连接于MOS管M10的栅极与MOS管M2的栅极之间；

电阻R3连接于MOS管M11的漏极与输出端口VOUT之间。

本实施例中的高压输入模块为带开关控制的高压传输结构，使能端口VEN输入低电平有效，MOS管M3打开，MOS管M2导通，MOS管M1关断，MOS管M10导通，电阻R2端电压为低，电阻R1端电压与IO端口一致，输出端口VOUT输出与IO端口接近的电压，不受电源电压VCC的钳位；使能端口VEN输入高电平无效，MOS管M11打开，将输出端口VOUT输出拉低为低电平。

其中M10为大尺寸的PMOS管，符合端口ESD规则，衬底接IO端口，M9为大尺寸的ESD保护管，R1、R2、R3为ESD防护电阻，保护相关路径不为静电通路。

IO端口功能模块：

参图3所示，本实施例中的IO端口功能模块包括MOS管M12、M13及电阻R4，其中，MOS管M12为PMOS管，MOS管M13为NMOS管。

本实施例中的MOS管M12的源极与电源电压VCC相连，栅极与输入端口IN1相连，漏极与电阻R4相连；

MOS管M13的漏极与电阻R4相连，源极与公共电压VSS相连，栅极与输入端口IN2相连；

电阻R4位于MOS管M12的漏极和MOS管M13的漏极之间；

MOS管M12的漏极与输入端口IO_IN相连，MOS管M13的漏极与IO端口相连。

本实施例的IO端口功能模块中，当高压传输关闭时，IO端口可以作为普通的输入输出，输入端口IN1为低电平、输入端口IN2为低电平时，IO端口输出高电平，输入端口IN1为高电平、输入端口IN2为高电平时，IO端口输出低电平，输入端口IN1为高电平、输入端口IN2为低电平时，IO端口输出高阻态，输入端口IO_IN通过IO端口输入电平。

电阻R4保护输入端口IO_IN不受静电影响，同时电阻R4能防止IO端口加高压时，不受电源电压VCC的钳位。

ESD防护模块：

参图4所示，本实施例中的ESD防护模块包括MOS管M14、M15及电阻R5～R7，其中，MOS管M14为PMOS管，MOS管M15为NMOS管。

本实施例中的MOS管M14的源极与电源电压VCC相连，栅极与源极相连，漏极与电阻R5相连；

MOS管M15的漏极与电阻R5相连，源极与公共电压VSS相连，栅极与源极相连；

电阻R5位于MOS管M14的漏极和MOS管M15的漏极之间；

电阻R6位于MOS管M14的栅极和源极之间；

电阻R7位于MOS管M15的栅极和源极之间；

MOS管M15的漏极与IO端口相连。

本实施例中的MOS管M14和MOS管M15为符合ESD规则的大尺寸晶体管，为静电的主要泄放通路，R5能防止IO端口加高压时，不受电源电压VCC的钳位。

由以上技术方案可以看出，本发明具有以下有益效果：

本发明GPIO复用电路在普通的CMOS工艺且不使用特殊器件下，通过普通的MOS管和电阻，即可实现带开关控制的高压输入脚与GPIO口的复用，且有着可靠的ESD防护。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。