阅读说明：本技术 一种通用闪存存储器主机端芯片装置以及设备 (Universal flash memory host end chip device and equipment ) 是由 李虎 李国强 于 2019-09-05 设计创作，主要内容包括：本发明公开了一种通用闪存存储器主机端芯片装置以及设备。其中,所述装置包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块,假设该至少两个通用闪存存储器物理层模块的个数是n个,这样支持的最高容量是1*n颗的通用闪存存储器UFS从设备或2*n颗通用闪存存储器UFS从设备的容量之和,能达到的最高性能是2路接口并行的读写性能,能够实现提高支持的最高容量,同时又提高了读写性能。(The invention discloses a universal flash memory host end chip device and equipment. The device comprises a digital circuit module for analyzing the protocol of the universal flash memory and at least two universal flash memory physical layer modules for processing high-speed signals, wherein the number of the at least two universal flash memory physical layer modules is n, so that the highest supported capacity is the sum of the capacities of 1 × n universal flash memory UFS slave devices or 2 × n universal flash memory UFS slave devices, the highest achievable performance is the parallel read-write performance of 2-path interfaces, the highest supported capacity can be improved, and the read-write performance is improved.)

一种通用闪存存储器主机端芯片装置以及设备

技术领域

本发明涉及存储技术领域，尤其涉及一种通用闪存存储器主机端芯片装置以及设备。

背景技术

UFS(Universal Flash Storage，通用闪存存储器)主机端芯片装置是指所有能读写通用闪存存储器的芯片，包括将UFS接口转换成其他接口的接口转换芯片例如UFS读卡器等。

现有的通用闪存存储器UFS主机端芯片装置，一般包括负责UFS协议解析的数字电路模块和负责高速信号处理的模拟电路模块即UFS物理层(PHY)模块。该数字电路模块和该UFS物理层模拟电路模块这两个模块之间通过RMMI(Reference M-PHY MODULE Interface，参考M-PHY模块接口)连接，该UFS物理层模拟电路模块会提供连接UFS存储器的高速差分信号接口。

现有的UFS标准规范定义的UFS主机和UFS从设备都是可以支持1路或2路UFS通信接口，那么一个UFS主机最多可以连接2颗支持1路接口的UFS从设备，支持的最高容量就是2颗UFS从设备的总容量。为了达到最高的性能，一个UFS主机可以连接一颗支持2路接口的UFS从设备，最高性能就是2路接口并行的读写性能。

但是，发明人发现现有技术中至少存在如下问题：

现有的通用闪存存储器UFS主机端芯片装置，只支持连接一颗或两颗通用闪存存储器，支持的最高容量有限制。

发明内容

有鉴于此，本发明的目的在于提出一种通用闪存存储器主机端芯片装置以及设备，能够实现提高支持的最高容量，同时又提高了读写性能。

根据本发明的一个方面，提供一种通用闪存存储器主机端芯片装置，包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块。

其中，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块相串联连接。

其中，所述通用闪存存储器主机端芯片装置，还包括：

一多路选择器；

所述至少两个通用闪存存储器物理层模块的参考M-PHY模块接口经过所述多路选择器之后连接到所述数字电路模块的参考M-PHY模块接口。

其中，所述通用闪存存储器主机端芯片装置还包括至少一个用于通用闪存存储器协议解析的数字电路模块，所述至少一个数字电路模块与所述一数字电路模块是相同的电路模块，所述至少一个数字电路模块与所述一数字电路模块相加的和与所述至少两个通用闪存存储器物理层模块的数量相同，所述至少一个数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相连接，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相连接。

其中，所述至少一个数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相并联连接，所述一数字电路模块与所述至少两个通用闪存存储器物理层模块一对一相并联连接。

其中，所述通用闪存存储器主机端芯片装置还包括至少一个用于通用闪存存储器协议解析的数字电路模块，所述至少一个数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，所述一数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接。

其中，所述一数字电路模块与至少一个通用闪存存储器物理层模块采用并联和串联相结合的混合连接方式相连接，所述至少一个数字电路模块与至少一个通用闪存存储器物理层模块采用并联和串联相结合的混合连接方式相连接。

其中，所述一数字电路模块连接的通用闪存存储器物理层模块的数量与所述至少一个数字电路模块中的每一个数字电路模块连接的通用闪存存储器物理层模块的数量相同。

根据本发明的另一个方面，提供一种通用闪存存储器主机端芯片设备，其特征在于，包括如上述任意一项所述的通用闪存存储器主机端芯片装置。

可以发现，以上方案，该通用闪存存储器主机端芯片装置可以包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样支持的最高容量是1*n颗的UFS从设备或2*n颗UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，。

进一步的，以上方案，通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块与该一数字电路模块是相同的电路模块，该至少一个数字电路模块与该一数字电路模块相加的和与该至少两个通用闪存存储器物理层模块的数量相同，该数字电路模块与该通用闪存存储器物理层模块一对一相连接，，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样能达到的最高性能是2*n路接口并行的读写性能，支持的最高容量是1*n颗UFS从设备或2*n颗UFS从设备的容量之和，能够实现提高支持的最高容量，同时又提高了读写性能。

进一步的，以上方案，该通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，该一数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，假设该通用闪存存储器主机端芯片装置里有n个数字电路模块，该n个数字电路模块中的每个数字电路模块都有m个UFS物理层模块通过多路选择器连接，这样能达到的最高性能是2*n路接口并行，能支持的最高容量是1*m*n颗UFS从设备或2*m*n颗UFS从设备的容量之和，，能够实现提高支持的最高容量，同时又提高了读写性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明通用闪存存储器主机端芯片装置一实施例的结构示意图；

图2是本发明通用闪存存储器主机端芯片装置另一实施例的结构示意图；

图3是本发明通用闪存存储器主机端芯片装置又一实施例的结构示意图。

具体实施方式

下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明提供一种通用闪存存储器主机端芯片装置，能够实现提高支持的最高容量。

请参见图1，图1是本发明通用闪存存储器主机端芯片装置一实施例的结构示意图。本实施例中，该通用闪存存储器主机端芯片装置10包括一用于通用闪存存储器协议解析的数字电路模块11和至少两个用于处理高速信号的通用闪存存储器物理层模块12。

可选地，该一数字电路模块11与该至少两个通用闪存存储器物理层模块12相串联连接。

可选地，该通用闪存存储器主机端芯片装置10，还可以包括：

一多路选择器(图中未标示)；

该至少两个通用闪存存储器物理层模块12的参考M-PHY模块接口经过该多路选择器之后连接到该数字电路模块的参考M-PHY模块接口。

在本实施例中，为了提高支持的最高容量，该通用闪存存储器主机端芯片装置10可以采用串联连接方式，该通用闪存存储器主机端芯片装置10需要做相应的设计，该通用闪存存储器主机端芯片装置10可以包括一个负责UFS协议解析的数字电路模块11和多个负责高速信号处理的通用闪存存储器物理层模块12。该多个负责高速信号处理的通用闪存存储器物理层模块12的RMMI接口可以经过多路选择器之后连接到该一数字电路模块11的RMMI接口。因为RMMI是数字信号接口且频率远低于高速差分信号，该多路选择器相对容易实现。假设该至少两个通用闪存存储器物理层模块12的个数是n个，这样支持的最高容量是1*n颗的UFS从设备或2*n颗UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，同时又提高了读写性能。

可以发现，在本实施例中，该通用闪存存储器主机端芯片装置可以包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样支持的最高容量是1*n颗的UFS从设备或2*n颗UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，同时又提高了读写性能。

请参见图2，图2是本发明通用闪存存储器主机端芯片装置另一实施例的结构示意图。区别于上一实施例，本实施例所述通用闪存存储器主机端芯片装置20还包括至少一个用于通用闪存存储器协议解析的数字电路模块21，该至少一个数字电路模块21与该一数字电路模块11是相同的电路模块，该至少一个数字电路模块21与该一数字电路模块11相加的和与该至少两个通用闪存存储器物理层模块12的数量相等，该至少一个数字电路模块21与该至少两个通用闪存存储器物理层模块12一对一相连接，该一数字电路模块11与该至少两个通用闪存存储器物理层模块12一对一相连接。

可选地，该至少一个数字电路模块21与该至少两个通用闪存存储器物理层模块12一对一相并联连接，该一数字电路模块11与该至少两个通用闪存存储器物理层模块12一对一相并联连接。

在本实施例中，为了提高支持的最高容量，该通用闪存存储器主机端芯片装置20可以采用并联连接方式，该至少一个数字电路模块21与该一数字电路模块11是相同的电路模块，该至少一个数字电路模块21与该一数字电路模块11相加的和与该至少两个通用闪存存储器物理层模块12的数量相等，该至少一个数字电路模块21与该至少两个通用闪存存储器物理层模块12一对一相连接，该一数字电路模块11与该至少两个通用闪存存储器物理层模块12一对一相连接，假设该至少两个通用闪存存储器物理层模块12的个数是n个，这样能达到的最高性能是2*n路接口并行的读写性能，支持的最高容量是1*n颗UFS从设备或2*n颗UFS从设备的容量之和，能够实现提高支持的最高容量，同时又提高了读写性能。

可以发现，在本实施例中，通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块与该一数字电路模块是相同的电路模块，该至少一个数字电路模块与该一数字电路模块相加的和与该至少两个通用闪存存储器物理层模块的数量相同，该至少一个数字电路模块与该至少两个通用闪存存储器物理层模块一对一相连接，该一数字电路模块与该至少两个通用闪存存储器物理层模块一对一相连接，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样能达到的最高性能是2*n路接口并行的读写性能，支持的最高容量是1*n颗UFS从设备或2*n颗UFS从设备的容量之和，能够实现提高支持的最高容量，同时又提高了读写性能。

请参见图3，图3是本发明通用闪存存储器主机端芯片装置又一实施例的结构示意图。区别于上述图1的对应实施例，本实施例所述通用闪存存储器主机端芯片装置30还包括至少一个用于通用闪存存储器协议解析的数字电路模块31，该至少一个数字电路模块31都有至少一个通用闪存存储器物理层模块12通过多路选择器相连接，该一数字电路模块11都有至少一个通用闪存存储器物理层模块12通过多路选择器相连接。

可选地，该一数字电路模块11与至少一个通用闪存存储器物理层模块12采用并联和串联相结合的混合连接方式相连接，该至少一个数字电路模块31与至少一个通用闪存存储器物理层模块12采用并联和串联相结合的混合连接方式相连接。

可选地，该一数字电路模块11连接的通用闪存存储器物理层模块12的数量与该至少一个数字电路模块31中的每一个数字电路模块连接的通用闪存存储器物理层模块12的数量相等。

在本实施例中，为了提高支持的最高容量，该通用闪存存储器主机端芯片装置30还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块31，该至少一个数字电路模块31都有至少一个通用闪存存储器物理层模块12通过多路选择器相连接，该一数字电路模块11都有至少一个通用闪存存储器物理层模块12通过多路选择器相连接，假设该通用闪存存储器主机端芯片装置30里有n个数字电路模块，该n个数字电路模块中的每个数字电路模块都有m个UFS物理层模块通过多路选择器连接，这样能达到的最高性能是2*n路接口并行，能支持的最高容量是1*m*n颗UFS从设备或2*m*n颗UFS从设备的容量之和，，能够实现提高支持的最高容量，同时又提高了读写性能。

可以发现，在本实施例中，该通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，该一数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，假设该通用闪存存储器主机端芯片装置里有n个数字电路模块，该n个数字电路模块中的每个数字电路模块都有m个UFS物理层模块通过多路选择器连接，这样能达到的最高性能是2*n路接口并行，能支持的最高容量是1*m*n颗UFS从设备或2*m*n颗UFS从设备的容量之和，，能够实现提高支持的最高容量，同时又提高了读写性能。

本发明还提供一种通用闪存存储器主机端芯片设备，该通用闪存存储器主机端芯片设备包括通用闪存存储器主机端芯片装置，该通用闪存存储器主机端芯片装置为上述实施例中的通用闪存存储器主机端芯片装置，该通用闪存存储器主机端芯片装置的各个功能模块可分别执行上述实施例中对应的通用闪存存储器主机端芯片装置的各功能模块的功能及连接关系等，故在此不对该通用闪存存储器主机端芯片装置的各功能模块进行赘述，详细请参见以上对应的说明。

可以发现，以上方案，该通用闪存存储器主机端芯片装置可以包括一用于通用闪存存储器协议解析的数字电路模块和至少两个用于处理高速信号的通用闪存存储器物理层模块，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样支持的最高容量是1*n颗的UFS从设备或2*n颗UFS从设备的容量之和，能达到的最高性能是2路接口并行的读写性能，能够实现提高支持的最高容量，同时又提高了读写性能。

进一步的，以上方案，通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块与该一数字电路模块是相同的电路模块，该至少一个数字电路模块与该一数字电路模块相加的和与该至少两个通用闪存存储器物理层模块的数量相同，该至少一个数字电路模块与该至少两个通用闪存存储器物理层模块一对一相连接，该一数字电路模块与该至少两个通用闪存存储器物理层模块一对一相连接，假设该至少两个通用闪存存储器物理层模块的个数是n个，这样能达到的最高性能是2*n路接口并行的读写性能，支持的最高容量是1*n颗UFS从设备或2*n颗UFS从设备的容量之和，能够实现提高支持的最高容量，同时又提高了读写性能。

进一步的，以上方案，该通用闪存存储器主机端芯片装置还可以包括至少一个用于通用闪存存储器协议解析的数字电路模块，该至少一个数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，该一数字电路模块都有至少一个通用闪存存储器物理层模块通过多路选择器相连接，假设该通用闪存存储器主机端芯片装置里有n个数字电路模块，该n个数字电路模块中的每个数字电路模块都有m个UFS物理层模块通过多路选择器连接，这样能达到的最高性能是2*n路接口并行，能支持的最高容量是1*m*n颗UFS从设备或2*m*n颗UFS从设备的容量之和，，能够实现提高支持的最高容量，同时又提高了读写性能。

在本发明所提供的几个实施方式中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施方式仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施方式方案的目的。

另外，在本发明各个实施方式中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施方式方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本发明的部分实施例，并非因此限制本发明的保护范围，凡是利用本发明说明书及附图内容所作的等效装置或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。