阅读说明：本技术 一种数字电路输入管脚抗噪声电路 (Digital circuit input pin anti-noise circuit ) 是由 吴小光 李威力 于 2019-10-08 设计创作，主要内容包括：本发明涉及一种数字电路输入管脚抗噪声电路,包括信号滤波电路、信号整形电路,信号整形电路包括上升沿检测模块、下降沿检测模块、常零电平检测模块、常高电平检测模块、基本RS触发器模块。原始信号经信号滤波电路滤波后,同时发送至上升沿检测模块、下降沿检测模块、常零电平检测模块和常高电平检测模块；信号经过常零电平检测模块和下降沿检测模块检测处理后,发送至与门电路及基本RS触发器模块的复位端；信号经过常高电平检测模块和上升沿检测模块检测处理后,发送至与门电路及基本RS触发器模块的置位端；经基本RS触发器模块的输出端输出。本发明的优点是,可以极小的延迟滤除高频噪声,整形并去除信号畸变导致的不连续高低电平现象。(The invention relates to an anti-noise circuit for an input pin of a digital circuit, which comprises a signal filter circuit and a signal shaping circuit, wherein the signal shaping circuit comprises a rising edge detection module, a falling edge detection module, a constant zero level detection module, a constant high level detection module and a basic RS trigger module. The method comprises the steps that original signals are filtered by a signal filtering circuit and are simultaneously sent to a rising edge detection module, a falling edge detection module, a constant zero level detection module and a constant high level detection module; after being detected and processed by the constant zero level detection module and the falling edge detection module, the signal is sent to an AND gate circuit and a reset end of a basic RS trigger module; after being detected and processed by the normal high level detection module and the rising edge detection module, the signal is sent to an AND gate circuit and a setting end of a basic RS trigger module; and the output is output through the output end of the basic RS trigger module. The invention has the advantages of filtering high-frequency noise with extremely small delay, shaping and removing discontinuous high and low level phenomena caused by signal distortion.)

一种数字电路输入管脚抗噪声电路

技术领域

本发明属于电子电路技术领域，具体涉及一种数字电路输入管脚抗噪声电路。

背景技术

随着近年来电子技术的发展，芯片之间信号通讯的速率随着其工艺的升级成倍增长，为了满足高带宽的通讯速率，不得不采用更加陡峭边沿的信号进行通讯，如此以来给系统内部通讯线路带来了更多的高频噪声、串扰、振铃等干扰，尤其在基于共享总线背板通讯中，由于总线上节点数量多、通讯线路长，信号的质量更难以保证。

因此芯片管脚的抗干扰能力显得尤为重要，尤其是数字芯片的输入管脚，如果不作任何处理会把错误的数据接收进来，造成安全隐患，而仅对输入信号进行简单滤波，如果滤波时间常数太小将无法滤除由于长传输线反射带来的信号畸变，而如果时间常数太大将会造成太长的信号延时并可能使信号产生畸变或消失，因此对于信号畸变时间接近信号半周期时，滤波方法将会失效。

发明内容

本发明的目的是解决上述问题，提供一种数字电路输入管脚抗噪声电路，可以极小的延迟滤除高频噪声，整形并去除信号畸变导致的不连续高低电平现象。

为实现上述目的，本发明提供如下技术方案：

一种数字电路输入管脚抗噪声电路，包括信号滤波电路和信号整形电路，其中信号整形电路包括上升沿检测模块、下降沿检测模块、常零电平检测模块、常高电平检测模块、基本RS触发器模块。

原始信号经过信号滤波电路滤波，连接上升沿检测模块、下降沿检测模块、常零电平检测模块和常高电平检测模块，所述常零电平检测模块和下降沿检测模块依次连接与门电路及基本RS触发器模块的复位端；所述常高电平检测模块和上升沿检测模块依次连接与门电路及基本RS触发器模块的置位端；所述基本RS触发器模块的输出端输出处理后的信号；

原始信号经过信号滤波电路滤波后，同时发送至信号整形电路的上升沿检测模块、下降沿检测模块、常零电平检测模块和常高电平检测模块；

信号经过常零电平检测模块和下降沿检测模块检测处理后，发送至与门电路，再发送至基本RS触发器模块的复位端；

信号经过常高电平检测模块和上升沿检测模块检测处理后，发送至与门电路，再发送至基本RS触发器模块的置位端；

最后，经过基本RS触发器模块的输出端输出。

把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器。

所述信号滤波电路包括包含基本RS触发器结构、基本与非门结构、基本非门结构及若干延迟结构。输入信号依次输入至两个以上的串联延时环节，输入信号以及从每一个延时环节分别输出的信号都输出至同一个与非门和同一个或门,再从该与非门输出至标准RS触发器的复位端，同时也从该或门输出至标准RS触发器的置位端。

所述上升沿检测模块包括基本或结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，经过反向处理的输入信号以及从每一个延时环节分别输出的信号都输出至同一个或结构，再经该或结构处理后输出。

所述下降沿检测模块包括基本与非结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，经过反向处理的输入信号以及从每一个延时环节分别输出的信号都输出至同一个与非结构，再经该与非结构处理后输出。

所述常零电平检测模块包括基本或结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，输入信号以及从每一个延时环节分别输出的信号输出至同一个或结构，再经该或结构处理后输出。

所述常高电平检测模块包括基本与非结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，输入信号以及从每一个延时环节分别输出的信号输出至同一个与非结构，再经该与非结构处理后输出。

与现有技术相比，本发明的有益效果在于：

本发明采取的技术方案为一种数字电路输入管脚抗噪声电路，包括信号滤波电路和信号整形电路，其中信号整形电路包括上升沿检测模块、下降沿检测模块、常零电平检测模块、常高电平检测模块、基本RS触发器模块。可以极小的延迟滤除高频噪声，对由长传输线反复振荡造成的信号畸变，该电路可对其整形并去除由其导致的接收到的不连续高低电平现象。

附图说明

为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是为了更清楚地说明本发明实施例或现有技术中的技术方案，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明抗噪声电路总体框图；

图2为本发明信号滤波电路图；

图3为本发明常零检测模块电路图；

图4是本发明常高检测模块电路图；

图5是本发明上升沿检测模块电路图；

图6是本发明下降沿检测模块电路图。

具体实施方式

为了使本领域技术人员更好地理解本发明的技术方案能予以实施，下面结合具体实施例对本发明作进一步说明，但所举实施例只作为对本发明的说明，不作为对本发明的限定。

如图1-6所示的一种数字电路输入管脚抗噪声电路，包括信号滤波电路和信号整形电路，所述信号整形电路包括上升沿检测模块、下降沿检测模块、常零电平检测模块、常高电平检测模块、基本RS触发器模块。

原始信号经过信号滤波电路滤波后，同时发送至信号整形电路的上升沿检测模块、下降沿检测模块、常零电平检测模块和常高电平检测模块；

信号经过常零电平检测模块和下降沿检测模块检测处理后，发送至与门电路，再发送至基本RS触发器模块的复位端；

信号经过常高电平检测模块和上升沿检测模块检测处理后，发送至与门电路，再发送至基本RS触发器模块的置位端；

最后，经过基本RS触发器模块的输出端输出。

如图2，信号滤波电路包括包含基本RS触发器结构、基本与非门结构、基本或门结构及若干延迟结构。输入信号依次输入至两个以上的串联延时环节，输入信号以及从每一个延时环节分别输出的信号都输出至同一个与非门和同一个或门,再从该与非门输出至标准RS触发器的复位端，同时也从该或门输出至标准RS触发器的置位端。

滤波电路延时环节的个数N及每一级的延时时间T可根据具体情况进行设置。滤波电路可滤除的“毛刺”最大宽度为N乘以T时间，超过该时间的信号将会正常通过滤波器。滤波电路会造成信号传输延时，该延时时间为N乘以T时间。

上升沿检测模块如图5，包括基本或结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，经过反向处理的输入信号以及从每一个延时环节分别输出的信号都输出至同一个或结构，再经该或结构处理后输出。

该模块延时环节的个数N及每一级的延时时间T可根据具体情况进行设置。延时环节的个数N越多且每一级的延时时间T越长，则表示在上升沿来以前输入信号必须有持续N-1乘以T时间的低电平，否则该上升沿将不会被识别。

下降沿检测模块如图6：基本与非结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，经过反向处理的输入信号以及从每一个延时环节分别输出的信号都输出至同一个与非结构，再经该与非结构处理后输出。

该模块延时环节的个数N及每一级的延时时间T可根据具体情况进行设置。延时环节的个数N越多且每一级的延时时间T越长，则表示在下降沿来以前输入信号必须有持续N-1乘以T时间的高电平，否则该下降沿将不会被识别。

常零电平检测模块如图3，包括基本或结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，输入信号以及从每一个延时环节分别输出的信号输出至同一个或结构，再经该或结构处理后输出。

该模块延时环节的个数N及每一级的延时时间T可根据具体情况进行设置。延时环节的个数N越多且每一级的延时时间T越长，则表示常零检测所要求的时间越长，小于该时间(N乘以T时间)的低电平将不会被认为是常零电平。

常高电平检测模块如图4，包括基本与非结构、基本延时结构，输入信号依次输入至两个以上的串联延时环节，输入信号以及从每一个延时环节分别输出的信号输出至同一个与非结构，再经该与非结构处理后输出。

该模块延时环节的个数N及每一级的延时时间T可根据具体情况进行设置。延时环节的个数N越多且每一级的延时时间T越长，则表示常高检测所要求的时间越长，小于该时间(N乘以T时间)的高电平将不会被认为是常高电平。

基本RS触发器模块：包含两个与非结构，其中一个与非结构的输出连接至另一个与非结构的输入，两个与非结构的另一个输入分别是基本RS触发器模块的置位端和复位端。

本发明可以极小的延迟滤除高频噪声，对由长传输线反复振荡造成的信号畸变，该电路可对其整形并去除由其导致的接收到的不连续高低电平现象，克服现有技术的缺陷。

本发明中未做详细描述的内容均为现有技术。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。