阅读说明：本技术 半导体存储器装置及其形成方法 (Semiconductor memory device and method of forming the same ) 是由 吴星来 于 2018-12-14 设计创作，主要内容包括：半导体存储器装置及其形成方法。一种半导体存储器装置包括：基板,其限定有第一单元区域、从所述第一单元区域沿第一方向延伸的减薄区域以及从所述减薄区域沿所述第一方向延伸的第二单元区域；第一电极结构和第二电极结构,其各自包括层叠在所述基板上的多个电极,并且被设置为在与所述第一方向交叉的第二方向上以狭缝插置于其间的方式彼此分离；以及多个阶梯状孔,其沿着所述第一方向设置在所述减薄区域中,并且分别形成在所述第一电极结构和所述第二电极结构中,其中,所述阶梯状孔中的每一个包括在所述第一方向上彼此面对、彼此对称并且被所述狭缝分离的第一阶梯结构以及在所述第二方向上彼此面对并且彼此对称的第二阶梯结构。(Semiconductor memory devices and methods of forming the same. A semiconductor memory device includes: a substrate defining a first unit region, a thinned region extending from the first unit region in a first direction, and a second unit region extending from the thinned region in the first direction; a first electrode structure and a second electrode structure each including a plurality of electrodes laminated on the substrate and disposed to be separated from each other with a slit interposed therebetween in a second direction crossing the first direction; and a plurality of stepped holes provided in the thinning region along the first direction and formed in the first electrode structure and the second electrode structure, respectively, wherein each of the stepped holes includes a first stepped structure facing each other in the first direction, symmetrical to each other, and separated by the slit, and a second stepped structure facing each other in the second direction, and symmetrical to each other.)

半导体存储器装置及其形成方法

技术领域

各种实施方式总体涉及半导体存储器装置，更具体地，涉及一种三维结构的半导体存储器装置及其形成方法。

背景技术

消费者对于电子装置的改进的性能和更低价格的需求要求增加在电子装置中所采用的半导体器件的集成度。在二维半导体存储器装置中，集成度主要由每个单位存储器单元所占据的面积决定，其在很大程度上取决于精细图案形成设备的能力和技术。然而，用于形成越来越精细的图案的设备和技术的极高成本令人望而却步。因此，实际上，尽管仍然可以进行一些小的改进，但是二维半导体存储器装置的集成度已经达到界限。作为二维半导体器件的改进的替代方案，已经提出了具有三维布置的存储器单元的三维结构的半导体器件。

三维半导体器件相对较新并且对半导体行业提出了新的挑战。目前正在进行广泛的研究以提供三维半导体存储器装置的改进的性能、改进的制造方法和改进的操作方法。

发明内容

在一实施方式中，一种半导体存储器装置可包括：基板，所述基板限定有第一单元区域、从所述第一单元区域沿第一方向延伸的减薄区域(slimming region)以及从所述减薄区域沿所述第一方向延伸的第二单元区域；第一电极结构和第二电极结构，所述第一电极结构和所述第二电极结构各自包括层叠在所述基板上的多个电极，并且被设置为在与所述第一方向交叉的第二方向上以狭缝插置于其间的方式彼此分离；以及多个阶梯状孔，所述多个阶梯状孔沿着所述第一方向设置在所述减薄区域中，并且分别形成在所述第一电极结构和所述第二电极结构中。所述阶梯状孔中的每一个包括在所述第一方向上彼此面对、彼此对称并且被所述狭缝分离的第一阶梯结构以及在所述第二方向上彼此面对并且彼此对称的第二阶梯结构。

在一实施方式中，一种用于形成半导体存储器装置的方法可包括以下步骤：通过在包括第一单元区域、从所述第一单元区域沿第一方向延伸的减薄区域以及从所述减薄区域沿所述第一方向延伸的第二单元区域在内的基板上交替地层叠第一材料层和第二材料层来形成层叠件；在所述层叠件上形成具有沿着所述第一方向设置成一行的第一开孔的孔型掩模图案；通过经由使用所述孔型掩模图案作为蚀刻阻挡件的焊盘蚀刻工艺对所述层叠件进行蚀刻来形成第一阶梯状孔，所述第一阶梯状孔各自包括在所述第一方向上彼此面对并且彼此对称的一对第一阶梯结构以及在与所述第一方向交叉的第二方向上彼此面对并且彼此对称的一对第二阶梯结构；通过对所述层叠件进行蚀刻以使得所述第一阶梯状孔中的至少一个凹陷来形成所述第二阶梯状孔；以及通过在所述层叠件中形成在所述第一方向上横穿所述第一阶梯状孔和所述第二阶梯状孔的狭缝来划分所述层叠件。

一种半导体存储器装置，其包括：基板；层叠件，所述层叠件在所述基板上具有交替的第一材料层和第二材料层，所述基板包括第一单元区域、从所述第一单元区域沿第一方向延伸的减薄区域以及从所述减薄区域沿所述第一方向延伸的第二单元区域；第一阶梯状孔和第二阶梯状孔，所述第一阶梯状孔和所述第二阶梯状孔在第三方向上至少部分地穿透所述层叠件，所述第一阶梯状孔和所述第二阶梯状孔中的每一个包括在所述第一方向上彼此面对并且彼此对称的一对第一阶梯结构以及在与所述第一方向交叉的第二方向上彼此面对并且彼此对称的一对第二阶梯结构；狭缝，所述狭缝将所述层叠件划分开并且在所述第一方向上横穿所述第一阶梯状孔和所述第二阶梯状孔；以及第一阶梯状沟槽和第二阶梯状沟槽，所述第一阶梯状沟槽和所述第二阶梯状沟槽各自在所述第二方向上横穿整个层叠件并且分别与所述第一阶梯状孔和所述第二阶梯状孔交叉。

根据以下结合附图的详细描述，本发明的这些特征和优点以及其它特征和优点对于本发明的领域的技术人员来说将变得清楚。

附图说明

图1是例示根据本公开的一实施方式的半导体存储器装置的示例性配置的框图。

图2是例示图1中所示的存储块中的一个的示例性配置的等效电路图。

图3是例示根据本公开的一实施方式的半导体存储器装置的第一单元区域和第二单元区域以及减薄区域的示例性配置的顶视图。

图4是例示根据本公开的一实施方式的半导体存储器装置的示意布图的示例性配置的截面图。

图5、图6、图7、图8和图9是根据本公开的一实施方式的半导体存储器装置的各种视图的简化示意图。

图10A至图10C以及图11A至图11C是根据本公开的一实施方式的用于形成半导体存储器装置的方法的各种视图的简化示意图。

图12、图13、图14、图15和图16是根据本公开的一实施方式的半导体存储器装置的各种视图的简化示意图。

图17A至17D、图18A至图18D以及图19A至图19D是根据本公开的一实施方式的用于形成半导体存储器装置的方法的各种视图的简化示意图。

图20是示意性地例示包括根据本公开的一实施方式的半导体存储器装置的存储器系统的示例性配置的框图。

图21是示意性地例示包括根据本公开的一实施方式的半导体存储器装置的计算系统的示例性配置的框图。

具体实施方式

在下文中，将参照附图通过实施方式的各种示例在下面描述半导体存储器装置及其形成方法。

附图是各种实施方式(和中间结构)的示意图。这样，将预期到由于例如制造技术和/或公差而导致图示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示出的特定配置和形状，而是可包括配置和形状的不脱离所附权利要求中限定的本发明的精神和范围的变化。

本文参照本发明的理想化实施方式的横截面和/或平面图来描述本发明。然而，本发明的实施方式不应被解释为限制本发明构思。尽管将示出和描述本发明的一些实施方式，但是本领域普通技术人员将认识到，在不脱离本发明的原理和精神的情况下，可对这些实施方式做出改变。

将理解的是，尽管本文可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。

还将理解的是，当元件被称为“连接到”或“联接到”另一元件时，该元件可直接在另一元件上、直接连接到或直接联接到另一元件，或者可存在一个或更多个中间元件。另外，还将理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。

本文所使用的术语仅出于描述具体实施方式的目的，而不意图限制本发明。

如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。

还将理解，当在本说明书中使用术语“包括”、“包含”、“含有”和“涵盖”时，其指定任何所述元件的存在并且不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括相关的列举项目中的一个或更多个的任何组合和所有组合。

除非另外定义，否则本文所使用的包括技术术语和科学术语在内的所有术语具有与本发明所属领域的普通技术人员在阅读本公开时通常理解的含义相同的含义。

还将理解，除非本文中明确定义，否则术语(诸如在通用字典中定义的术语)应被解释为具有与它们在本公开的上下文和相关领域中的含义一致的含义，而不被解释为理想的或者过于形式化的含义。

在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。可在没有这些具体细节中的一些或全部的情况下实践本发明。在其它情况下，没有详细描述众所周知的工艺结构和/或工艺，以免不必要地模糊本发明。

还应注意，在一些情况下，除非另有明确说明，否则如对于相关领域的技术人员显而易见的，结合一个实施方式所描述的特征或元件可单独使用或者与另一个实施方式的其它特征或元件组合使用。

在下文中，在附图中，将与基板的顶表面垂直的方向定义为第三方向TD，并且将与基板的顶表面平行并且彼此交叉的两个方向分别定义为第一方向FD和第二方向SD。基板可对应于单层基板或多层基板。

图1是例示根据本公开的一实施方式的半导体存储器装置的示例性配置的框图。

参照图1，根据一实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器120、页缓冲器电路130和***电路140。

存储器单元阵列110可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn中的每一个可包括多个存储器单元。可通过字线和位线对存储器单元进行存取。存储器单元可以是在供电中断时丢失存储在其中的数据的易失性存储器单元，或者可以是即使供电中断也保存存储在其中的数据的非易失性存储器单元。虽然下面描述了半导体存储器装置100是垂直型NAND闪存装置，但是应注意，本公开的技术精神不限于此。

行解码器120可通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。行解码器120可根据地址信息选择存储器单元阵列110的存储块BLK1至BLKn当中的一个存储块。行解码器120可将来自***电路140的操作电压X_V(例如，编程电压、通过电压和读取电压)传送到与所选择的存储块联接的行线RL。为了传送操作电压X_V，行解码器120可包括分别联接到行线RL的多个通过晶体管(passtransistor)。

页缓冲器电路130可通过位线BL联接到存储器单元阵列110。页缓冲器电路130可包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可从***电路140接收页缓冲器控制信号PB_C，并且可向***电路140发送数据信号DATA和从***电路140接收数据信号DATA。

页缓冲器电路130可响应于页缓冲器控制信号PB_C而控制与存储器单元阵列110联接的位线。例如，页缓冲器电路130可响应于页缓冲器控制信号PB_C而通过感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可根据检测到的数据将数据信号DATA发送到***电路140。页缓冲器电路130可响应于页缓冲器控制信号PB_C，基于从***电路140接收到的数据信号DATA将信号施加到位线BL，由此可将数据写入到存储器单元阵列110的存储器单元中。页缓冲器电路130可将数据写入与由行解码器120激活的字线联接的存储器单元中或从该存储器单元读取数据。

***电路140可从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储器控制器)发送数据DATA和从其接收数据DATA。***电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL，输出用于将数据DATA写入存储器单元阵列110中或者从存储器单元阵列110读取数据DATA的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。***电路140可产生半导体存储器装置100中所需要的包括操作电压X_V的各种电压。

图2是例示图1中所示的存储块中的一个的示例性配置的等效电路图。

参照图2，存储块BLKi可包括联接在多条位线BL与公共源极线CSL之间的多个单元串CSTR。

位线BL可在第二方向SD上延伸，并且可沿着第一方向FD布置。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。多个单元串CSTR可设置在多条位线BL与一条公共源极线CSL之间。

每个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST与源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可沿着第三方向TD串联联接。

在第一方向FD上延伸的源极选择线SSL、多条字线WL和漏极选择线DSL可在位线BL与公共源极线CSL之间沿着第三方向TD层叠。漏极选择线DSL可分别联接到对应的漏极选择晶体管DST的栅极。字线WL可分别联接到对应的存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。

图3是例示根据本公开的半导体存储器装置的区域的示例性配置的顶视图，图4是例示根据本公开的半导体存储器装置的示意布图的示例性配置的截面图。

参照图3和图4，半导体存储器装置100可包括第一单元区域CR1和第二单元区域CR2以及减薄区域SR。第一单元区域CR1和第二单元区域CR2可被设置为沿着第一方向FD彼此分离，并且减薄区域SR可设置在第一单元区域CR1与第二单元区域CR2之间。

半导体存储器装置100可包括第一基板10、设置在第一基板10上的逻辑结构20、设置在逻辑结构20上的第二基板30以及设置在第二基板30上的存储器结构40。逻辑结构20可包括图1的行解码器120、页缓冲器电路130和***电路140，而存储器结构40可包括图1的存储器单元阵列110。

减薄区域SR的逻辑结构20可包括行解码器120(参见图1)的通过晶体管PT。虽然未示出，但是存储器结构40可包括沿着第三方向TD层叠的多个电极。电极可包括至少一条漏极选择线、多条字线和至少一条源极选择线。作为与第一基板10和第二基板30的顶表面基本垂直的方向的第三方向TD也可被定义为垂直方向。在以下描述中，术语“垂直”或“垂直方向”将被用作具有与术语“第三方向”基本相同的含义。

为了与接触插塞联接，每个电极可在减薄区域SR中包括由位于其上的另一电极暴露的焊盘区域。换句话说，为了提供焊盘区域，可在减薄区域SR的电极中限定阶梯结构。

可通过交替地且重复地执行蚀刻工艺和切边工艺(trimming process)来形成阶梯结构。在蚀刻工艺中，可通过使用具有沿着作为电极的宽度方向的第二方向SD延伸的开口的掩模图案作为蚀刻阻挡件(etch barrier)来蚀刻电极。在切边工艺中，可使掩模图案的开口宽度变宽。在形成这种阶梯结构的过程中，随着电极在减薄区域SR中被分开，第一单元区域CR1的电极和第二单元区域CR2的电极可电分离。由于具有相同的垂直位置的第一单元区域CR1的电极和第二单元区域CR2的电极应该具有相同的电位，因此在电极被分离的情况下，应该形成附加布线来电联接分离的电极。因此，由于半导体存储器装置100中所需的整个布线的数目增加，布线形成工艺的裕量(margin)可减小。

作为防止电极分离的方法，可使用在蚀刻工艺中附加形成部分覆盖掩模图案的开口的掩模图案的方法。然而，在这种情况下，由于在制造附加掩模图案时产生的成本，导致半导体存储器装置100的制造成本可增加。

随着半导体存储器装置趋向于高容量和高集成度，字线的层叠数目正在增加，因此，包括字线的电极的数目和限定在电极中的焊盘区域的数目也在增加。如果焊盘区域的数目增加，则减薄区域SR在第一方向FD上的宽度W1可变得比由通过晶体管PT所占据的区域的宽度W2更长，并且由于这个事实，半导体存储器装置100的尺寸可变得大于电路布置所需的尺寸。

本公开的实施方式提供了一种半导体存储器装置及其形成方法，其能够通过使用少量的掩模来防止电极分离或能够减少要分离的电极的数目。本公开的实施方式可提供一种半导体存储器装置及其形成方法，其能够减小减薄区域的宽度并减小半导体存储器装置的尺寸。

图5至图9是根据本公开的一实施方式的半导体存储器装置的各种视图的简化示意图。详细地说，图5是例示根据一实施方式的半导体存储器装置的一部分的顶视图，图6是沿着图5的线A-A'截取的截面图，图7是沿着图5的线B-B'截取的截面图，图8是沿着图5的线C-C'截取的截面图，并且图9是例示图5的部分I的立体图。

参照图5至图9，基板50可包括第一单元区域CR1、从第一单元区域CR1沿第一方向FD延伸的减薄区域SR以及从减薄区域SR沿第一方向FD延伸的第二单元区域CR2。减薄区域SR可被划分为沿着第一方向FD布置成一行的多个减薄区域SR1和SR2(或者简单地说，区域SR1和SR2)。虽然在本实施方式中例示了减薄区域SR被划分为两个区域，但是应注意，减薄区域SR可被划分为沿着第一方向FD布置成一行的至少三个区域。在下文中，为了便于说明，区域SR1和SR2将被定义为第一区域SR1和第二区域SR2。

基板50可由从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在电介质层上的单晶硅层以及形成在电介质层上的多晶硅层的组中选择的至少一层形成或包括至少一层。

第一电极结构MB1和第二电极结构MB2可按照在第二方向SD上彼此分离的方式设置在基板50上。第一电极结构MB1和第二电极结构MB2可通过沿着第一方向FD延伸的狭缝ST彼此分离。第一电极结构MB1和第二电极结构MB2之间的间隔距离可以与狭缝ST在第二方向SD上的宽度基本相同。

第一电极结构MB1和第二电极结构MB2中的每一个可包括垂直层叠在基板50上的多个电极60。层间电介质层62可设置在电极60上方和下方。电极60可由导电材料形成或者包含导电材料。例如，电极60可由掺杂半导体、金属、导电金属氮化物或过渡金属形成或者包含掺杂半导体、金属、导电金属氮化物或过渡金属。层间电介质层62可由电介质材料形成或者包含电介质材料。例如，层间电介质层62可由硅氧化物形成或者包含硅氧化物。沟道结构CH穿过第一单元区域CR1和第二单元区域CR2中的电极60和层间电介质层62。

每个沟道结构CH可包括沟道层和栅极电介质层。沟道层可由多晶硅或单晶硅形成或者包含多晶硅或单晶硅，并且可在一些区域中包含诸如硼(B)之类的P型杂质。沟道层可具有柱形状或其中心被完全填满的实心圆柱体形状。虽然未示出，但是沟道层可具有其中心区域敞开的管形状。在这种情况下，可在沟道层的敞开的中心区域中形成掩埋电介质层。栅极电介质层可具有围绕沟道层的外壁的吸管形状或圆柱壳体形状。虽然未示出，但是栅极电介质层可包括从沟道层的外壁起依次层叠的隧道电介质层、电荷储存层和阻挡层。栅极电介质层可具有其中氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。

多个阶梯状孔H1和H2可在减薄区域SR中沿着第一方向FD形成。阶梯状孔H1和H2中的每一个可以垂直地形成在第一电极结构MB1的一部分和第二电极结构MB2的一部分中。孔H1和H2中的每一个由狭缝ST分割成两部分。孔H1和H2的由狭缝SLT分割开的两个部分可彼此对称。

第一电极结构MB1和第二电极结构MB2可具有彼此面对的第一侧表面和背离第一侧表面的第二侧表面。第一阶梯状孔H1和第二阶梯状孔H2可被形成为与狭缝ST连通。第一阶梯状孔H1和第二阶梯状孔H2可形成自第一电极结构MB1和第二电极结构MB2的彼此面对的第一侧表面，并且在第二方向SD上具有从第一电极结构MB1和第二电极结构MB2的第一侧表面朝向第一电极结构MB1和第二电极结构MB2的第二侧表面延伸的宽度，然而，它们不会到达第一电极结构MB1和第二电极结构MB2的第二侧表面。第一电极结构MB1和第二电极结构MB2的第二侧表面未形成有第一阶梯状孔H1和第二阶梯状孔H2。包括在第一电极结构MB1和第二电极结构MB2中的所有电极60没有被第一阶梯状孔H1和第二阶梯状孔H2完全划分成多个分离的结构。例如，如图6所示，第二阶梯状孔H2可以比第一阶梯状孔H1更深地穿过第一电极结构MB1和第二电极结构MB2。

第一阶梯状孔H1和第二阶梯状孔H2可具有倒金字塔形状，并且可被形成为具有不同的深度。可在第一阶梯状孔H1和第二阶梯状孔H2的侧壁上形成阶梯结构。详细地，第一阶梯状孔H1和第二阶梯状孔H2中的每一个可具有在第一方向FD上彼此面对并且彼此对称的一对第一阶梯结构SW1以及在第二方向SD2上彼此面对并且彼此对称的一对第二阶梯结构SW2。一对第二阶梯结构SW2中的一个可形成在第一电极结构MB1中，而这对第二阶梯结构SW2中的另一个可形成在第二电极结构MB2中。一对第一阶梯结构SW1可在第一电极结构MB1中所形成的第二阶梯结构SW2与第二电极结构MB2中所形成的第二阶梯结构SW2之间沿着第二方向SD延伸，并且可被狭缝ST划分开。第一阶梯状孔H1和第二阶梯状孔H2中的每一个可以是相对于狭缝ST对称的结构。

第一阶梯结构SW1和第二阶梯结构SW2中的每一个可包括具有相同高度的多个台阶S1。每个台阶S1的高度可具有与电极60的垂直间距对应的尺寸。

在第一阶梯状孔H1和第二阶梯状孔H2中的每一个中，每个电极60可具有焊盘区域PAD，该焊盘区域PAD未被覆盖但是保留为由位于其上的电极60暴露。当从顶部观察时，电极60的焊盘区域PAD可在第一方向FD和第二方向SD上设置在不同位置处。电极60的焊盘区域PAD与它们所处的阶梯状孔H1和H2的中心的水平距离可随着焊盘区域PAD距基板50的垂直距离的增加而增加。

参照图9，在本实施方式中，位于第一阶梯状孔H1和第二阶梯状孔H2的相应底部的焊盘区域PAD可具有四边形平面结构。剩余的焊盘区域PAD可各自具有大致U形的平面结构。剩余的焊盘区域PAD中的每一个可具有在第一方向FD上延伸的第一部分(基部)和从第一部分的两端沿第二方向SD延伸的一对第二部分(腿部)以形成U形状。在剩余的焊盘区域PAD中，第一部分在第一方向FD上的长度和第二部分在第二方向SD上的长度可随着剩余的焊盘区域PAD距第一阶梯状孔H1和第二阶梯状孔H2的中心的水平距离的增加而变长。虽然未示出，但是在垂直方向上延伸的接触插塞可联接到相应的焊盘区域PAD。

从以上描述显而易见的是，根据本实施方式，电极60在减薄区域SR中未被划分开。因此，不需要用于联接分离的电极60的布线。结果，当与电极被划分开的情况相比较时，由于半导体存储器装置中所需的整个布线的数目减少，所以可提高布线形成工艺的裕量。另外，当从顶部观察时，因为电极60的焊盘区域PAD在第一方向FD和第二方向SD上设置在不同位置处，所以要与焊盘区域PAD联接的接触插塞可在第一方向FD和第二方向SD上设置在不同位置处。因此，当与焊盘区域PAD仅沿第一方向FD设置并且要与焊盘区域PAD联接的接触插塞应当仅沿第一方向FD设置的情况相比时，能够增加接触插塞之间的间隙，因此，能够抑制由于相邻的接触插塞发生短路而导致的故障的出现。此外，由于不需要将焊盘区域PAD形成为具有第一方向FD上的较宽的宽度以防止接触插塞短路，因此能够减小减薄区域SR在第一方向FD上的宽度，由此能够提供尺寸减小的半导体存储器装置。

图10A至图11C是用于形成上面参照图5至图9描述的半导体存储器装置的方法的各种视图的简化示意图。详细地，图10A和图11A例示了相应的制造步骤中的平面结构，图10B和图11B例示了沿着图10A和图11A的线A-A'截取的截面图，并且图10C和图11C例示了沿着图10A和图11A的线B-B'截取的截面图。

参照图10A至图10C，通过在包括第一单元区域(图5中的CR1)、从第一单元区域CR1沿第一方向FD延伸的减薄区域SR以及从减薄区域SR沿第一方向FD延伸的第二单元区域(图5中的CR2)的基板50上交替地层叠第一材料70和第二材料72来形成层叠件ML。

减薄区域SR可被划分为沿着第一方向FD设置成一行的多个减薄区域SR1和SR2。在本实施方式中，作为示例示出了减薄区域SR被划分为第一区域SR1和第二区域SR2。

第一材料层70和第二材料层72可由不同的材料形成。例如，第二材料层72可由用于层间电介质层的电介质材料形成，而第一材料层70可由用作牺牲材料的电介质材料形成并且相对于第二材料层72具有蚀刻选择性。例如，第一材料层70可由硅氮化物形成，第二材料层72可由硅氧化物形成。

然后，通过对层叠件ML进行蚀刻，形成沿着第一方向FD设置成一行的多个第一阶梯状孔H1。第一阶梯状孔H1可分别设置在第一区域SR1和第二区域SR2中。每个第一阶梯状孔H1可具有在第一方向FD上彼此面对并且彼此对称的一对第一阶梯结构SW1和在第二方向SD上彼此面对并且彼此对称的一对第二阶梯结构SW2。第一阶梯状孔H1可通过下面描述的工艺形成。

首先，在层叠件ML上形成包括分别暴露第一区域SR1和第二区域SR2的部分的第一开孔的第一孔型掩模图案PR1。然后，通过交替地执行多个焊盘蚀刻工艺和多个切边工艺来形成第一阶梯状孔H1。在每个焊盘蚀刻工艺中，可通过使用第一孔型掩模图案PR1作为蚀刻阻挡件来将层叠件ML蚀刻第一蚀刻深度。在每个切边工艺中，可使第一孔型掩模图案PR1的第一开孔在第一方向FD和第二方向SD上的宽度增加。第一蚀刻深度可对应于第一材料层70的垂直间距。在本实施方式中，第一阶梯结构SW1和第二阶梯结构SW2可具有相同数目的台阶。

第一孔型掩模图案PR1可使用光刻工艺形成，并且可在形成第一阶梯状孔H1之后被去除。

参照图11A至图11C，通过使第一阶梯状孔H1中的一个(例如，第二区域SR2的第一阶梯状孔H1)凹陷来形成第二阶梯状孔H2。第二阶梯状孔H2可通过下面描述的工艺形成。

首先，在形成有第一阶梯状孔H1的层叠件ML上形成具有第二开孔的第二孔型掩模图案PR2，该第二开孔使形成在第二区域SR2中的第一阶梯状孔H1敞开第一面积。第一面积可大于第一开孔的开口面积。然后，通过对层叠件ML进行蚀刻使得由第二孔型掩模图案PR2暴露的第一阶梯状孔H1凹陷来形成第二阶梯状孔H2。

第二孔型掩模图案PR2可使用光刻工艺形成，并且可在形成第二阶梯状孔H2之后被去除。

此后，虽然未示出，但是通过形成狭缝(图5和图7至图8中的ST)来划分层叠件ML，该狭缝垂直地穿过层叠件ML并且在第一方向FD上横穿第一阶梯状孔H1和第二阶梯状孔H2。

然后，在第一单元区域CR1和第二单元区域CR2中形成垂直地穿过层叠件ML的沟道结构(图5中的CH)，并且去除用作牺牲层的第一材料层70。此后，通过在通过去除第一材料层70而形成的空间中填充电极材料，形成电极(图6和图7中的60)。以这种方式，形成图5至图9的第一电极结构MB1和第二电极结构MB2。

从以上描述中显而易见的是，根据本实施方式，即使在焊盘蚀刻工艺中不使用附加掩模的情况下，也能够防止第一电极结构MB1和第二电极结构MB2的电极60被分开。

图12至图16是根据本公开的一实施方式的半导体存储器装置的各种视图的简化示意图。详细地，图12是例示根据一实施方式的半导体存储器装置的一部分的顶视图，图13是沿着图12的线D-D'截取的截面图，图14是沿着图12的线E-E'截取的截面图，图15是沿着图12的线F-F'截取的截面图，图16是例示图12的部分II的立体图。

在下面参照图12至图16进行的描述中，将省略与上面参照图5至图9描述的实施方式的配置相同的配置的重复描述。

参照图12至图16，当与以上参照图5至图9所描述的实施方式相比较时，本实施方式还可包括在垂直方向上穿透电极60的部分的阶梯状沟槽R。

参照图12至图16，当从顶部观察时，阶梯状沟槽R可被设置为横穿第一电极结构MB1和第二电极结构MB2在第二方向SD上的整个长度并且分别与第一阶梯状孔H1和第二阶梯状孔H2交叉。阶梯状沟槽R的部分可与第一阶梯状孔H1和第二阶梯状孔H2交叠。阶梯状沟槽R的未与第一阶梯状孔H1和第二阶梯状孔H2交叠的其它部分可在垂直方向上穿透层叠在上部的电极60。此外，阶梯状沟槽R的未与第一阶梯状孔H1和第二阶梯状孔H2交叠的其它部分可将层叠在上部的电极60划分成多个分离的结构。在本实施方式中，例示了通过阶梯状沟槽R将层叠在上部的三个电极60划分成多个分离的结构。尽管存在沟槽R，但是除了层叠在上部的三个电极60之外的剩余电极60未被划分成多个分离的结构。

电极60可包括未被阶梯状沟槽R分开的第一电极60A以及层叠在第一电极60A上并且被阶梯状沟槽R分开的第二电极60B。第二电极60B的数目可以是N(N是2或更大的自然数)，并且第一电极60A的数目可以大于N。虽然在本实施方式中示出了第二电极60B的数目(即，N)为3，但是应注意的是，本实施方式不限于此。虽然未示出，但是第二电极60B的被阶梯状沟槽R分开并且位于相同层的各部分可通过布线电联接。与本实施方式不同，在电极60全部被划分开的情况下，为了将分开的电极60联接，需要与电极60的数目一样多的布线。在这种情况下，由于用于布置布线的空间不足，所以会减小工艺裕量。在本实施方式中，由于电极60没有被完全划分开而是仅一些电极60被划分，因此所需的布线数目较少，从而能够使由于用于布置布线的空间不足而导致的工艺裕量的减小最小化。

第一阶梯状孔H1和第二阶梯状孔H2以及阶梯状沟槽R中的每一个可具有阶梯结构。详细地，第一阶梯状孔H1和第二阶梯状孔H2中的每一个可具有在第一方向FD上彼此面对并且彼此对称的一对第一阶梯结构SW1和在第二方向SD上彼此面对并且彼此对称的一对第二阶梯结构SW2。每个阶梯状沟槽R可具有在第一方向FD上彼此面对并且彼此对称的一对第三阶梯结构SW3。阶梯状沟槽R在第二方向上不具有阶梯结构。

第一阶梯结构SW1和第二阶梯结构SW2中的每一个可包括具有相同高度的多个台阶S2。在一实施方式中，每个台阶S2的高度可具有与电极60的垂直间距的三倍对应的尺寸。虽然在本实施方式中示出了每个台阶S2的高度可具有与电极60的垂直间距的三倍对应的尺寸，但是应注意的是，本实施方式不限于此。在第二电极60B的数目是N的情况下，每个台阶S2的高度可以是电极60的垂直间距的K(K是2与N+1之间的自然数)倍。

第三阶梯结构SW3中的每一个可包括具有相同高度的多个台阶S3。每个台阶S3的高度可以与电极60的垂直间距相同。

由于第一阶梯结构SW1至第三阶梯结构SW3的存在，每个电极60可具有由位于其上的电极60暴露的焊盘区域PAD。当从顶部观察时，电极60的焊盘区域PAD可设置在第一方向FD和第二方向SD上的不同位置处。虽然未示出，但是在垂直方向上延伸的接触插塞可分别联接到电极60的焊盘区域PAD。

从以上描述中显而易见的是，根据本实施方式，电极60中的一些电极而非整个电极在减薄区域SR中被划分开。结果，当与所有电极被划分的情况相比较时，由于将划分开的电极进行联接所需的附加布线的数目较少，因此半导体存储器装置中所需的整个布线的数目减少，从而可提高布线形成工艺的裕量。另外，当从顶部观察时，因为电极60的焊盘区域PAD在第一方向FD和第二方向SD能够设置在不同位置处，所以要与焊盘区域PAD联接的接触插塞可在第一方向FD和第二方向SD上设置在不同位置处。因此，当与焊盘区域PAD仅沿第一方向FD设置并且要与焊盘区域PAD联接的接触插塞应仅沿第一方向FD设置的情况相比较时，能够增加接触插塞之间的间隙，因此能够抑制相邻的接触插塞发生短路而导致的故障的出现。此外，由于不需要将焊盘区域PAD形成为在第一方向FD上具有宽的宽度以防止接触插塞短路，因此能够减薄区域SR在第一方向上的宽度，由此能够提供尺寸减小的半导体存储器装置。

图17A至图19D是用于形成上面参照图12至图16所描述的半导体存储器装置的方法的各种视图的简化示意图。

详细地，图17A、图18A和图19A例示了相应制造步骤中的平面结构，图17B、图18B和图19B例示了沿着图17A、图18A和图19A的线D-D'截取的截面图，图17C、图18C和图19C例示了沿着图17A、图18A和图19A的线E-E'截取的截面图，并且图17D、图18D和图19D是例示图17A、图18A和图19A的部分II的立体图。

参照图17A至图17D，通过在包括第一单元区域(图12中的CR1)、从第一单元区域CR1沿第一方向FD延伸的减薄区域SR以及从减薄区域SR沿第一方向FD延伸的第二单元区域(图12中的CR2)的基板50上交替地层叠第一材料层70和第二材料层72来形成层叠件ML。

减薄区域SR可被划分为沿着第一方向FD布置成一行的多个减薄区域，例如，第一减薄区域SR1和第二减薄区域SR2。虽然作为示例在本实施方式中例示了减薄区域SR包括两个减薄区域，即，第一减薄区域SR1和第二减薄区域SR2，但是应注意的是，本实施方式不限于此。

第一材料层70和第二材料层72可由不同的材料形成。例如，第一材料层70可由用于获得用作牺牲层的层的第一电介质材料形成。第二材料层72可由用于获得层间电介质层的第二电介质材料形成。第一电介质材料可相对于制成第二材料层72的第二电介质材料具有蚀刻选择性。例如，第一材料层70可由硅氮化物形成，第二材料层72可由硅氧化物形成。

接下来，通过对层叠件ML进行蚀刻，在减薄区域SR中形成多个阶梯状沟槽R。当从顶部观察时，阶梯状沟槽R可具有分别设置在第一区域SR1和第二区域SR2中并且沿着第二方向SD延伸的形状。阶梯状沟槽R可通过下面要描述的工艺形成。

首先，在层叠件ML上形成包括线型开口的线型掩模图案PR0，线型开口沿第二方向SD分别暴露第一区域SR1和第二区域SR2。然后，通过交替且重复地执行多个蚀刻工艺和多个切边工艺来形成阶梯状沟槽R。在每个蚀刻工艺中，可通过使用掩模图案PR0作为蚀刻阻挡件来将层叠件ML蚀刻第一蚀刻深度。第一蚀刻深度可以与第一材料层70的垂直间距相同。在每个切边工艺中，可使掩模图案PR0的开口在第一方向FD和第二方向SD上的宽度增加。更具体地，根据实施方式，可通过使用掩模图案PR0作为蚀刻阻挡件的第一蚀刻工艺来将层叠件ML蚀刻第一蚀刻深度。在第一蚀刻工艺之后，可执行第一切边工艺以用于增加第一开口的宽度。然后，可通过使用经切边的掩模图案PR0作为蚀刻阻挡件的第二蚀刻工艺来将层叠件ML蚀刻第一蚀刻深度。在第二蚀刻工艺之后，可执行第二切边工艺。以这种方式，交替地重复蚀刻工艺和切边工艺。

每个阶梯状沟槽R可具有在第一方向FD上彼此面对并且彼此对称的一对第三阶梯结构SW3。第三阶梯结构SW3可具有相同数目的台阶。虽然在本实施方式中示出了第三阶梯结构SW3中的每一个的台阶数是3，但是应当注意，本实施方式不限于此，并且可通过以交替方式重复进行蚀刻步骤和切边步骤来形成任何期望数目的台阶。

线型掩模图案PR0可使用光刻工艺形成。在形成阶梯状沟槽R之后，可去除线型掩模图案PR0。

参照图18A至图18D，通过对形成有阶梯状沟槽R的层叠件ML的部分进行蚀刻，形成多个第一阶梯状孔H1。可通过下面将描述的工艺来形成第一阶梯状孔H1。

首先，在形成有阶梯状沟槽R的层叠件ML上形成包括第一开孔的第一孔型掩模图案PR1，第一开孔分别使阶梯状沟槽R的部分敞开。第一开孔可具有在第一方向FD上横穿阶梯状沟槽R的形状，并且每个第一开孔在第一方向FD上测量的宽度可大于每个阶梯状沟槽R在第一方向FD上测量的宽度。

然后，通过交替地重复通过使用第一孔型掩模图案PR1作为蚀刻阻挡件将层叠件ML蚀刻第二蚀刻深度并由此使阶梯状沟槽R凹陷的焊盘蚀刻工艺和增加第一开孔在第一方向FD和第二方向SD上的宽度的切边工艺来形成第一阶梯状孔H1。

在用于形成阶梯状沟槽R的单位蚀刻工艺的数目是N(N是自然数)的情况下，第二蚀刻深度可以是第一材料层70的垂直间距的K(K是2与N+1之间的自然数)倍。

每个第一阶梯状孔H1可具有在第一方向FD上彼此面对并且彼此对称的第一阶梯结构SW1以及在第二方向SD上彼此面对并且彼此对称的第二阶梯结构SW2。

第一孔型掩模图案PR1可使用光刻工艺来形成，并且可在形成第一阶梯状孔H1之后被去除。

参照图19A至图19D，通过使形成在第二区域SR2中的第一阶梯状孔H1和阶梯状沟槽R凹陷来形成第二阶梯状孔H2。可通过下面描述的工艺形成第二阶梯状孔H2。

首先，在层叠件ML上形成包括第二开孔的第二孔型掩模图案PR2，第二开孔使第二区域SR2的第一阶梯状孔H1敞开。然后，通过使用第二孔型掩模图案PR2作为蚀刻阻挡件对层叠件ML进行蚀刻以使得第一阶梯状孔H1和阶梯状沟槽R凹陷来形成第二阶梯状孔H2。

第二孔型掩模图案PR2可使用光刻工艺来形成，并且可在形成第二阶梯状孔H2之后被去除。

此后，虽然未示出，但是通过形成垂直地穿过层叠件ML并且沿第一方向FD横穿第一阶梯状孔H1和第二阶梯状孔H2的狭缝(图12和图15中的ST)来划分层叠件ML。

然后，在第一单元区域CR1和第二单元区域CR2中形成垂直穿过层叠件ML的沟道结构(图12中的CH)，并且去除用作牺牲层的第一材料层70。此后，通过在经由去除第一材料层70所形成的空间中填充电极材料，形成电极(图13至图15中的60)。

从以上描述中显而易见的是，根据本实施方式，即使在焊盘蚀刻工艺中不使用附加掩模的情况下，也能够防止第一电极结构MB1和第二电极结构MB2的电极60被分开。

图20是示意性地例示包括根据本发明的一实施方式的存储器装置的存储器系统的简化框图。

参照图20，存储器系统600可包括半导体存储器装置610和存储器控制器620。

半导体存储器装置610可包括根据如上所述的本发明的一实施方式的存储器装置，并且可以按照如上所述的方式操作。存储器控制器620可控制半导体存储器装置610。例如，半导体存储器装置610和存储器控制器620的组合可被配置为存储卡或固态盘(SSD)。存储器控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储器接口625。

SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。

ECC块624可检测并校正从半导体存储器装置610读出的数据中所包含的错误。

存储器接口625可与半导体存储器装置610接口连接。CPU 622可执行用于存储器控制器620的数据交换的一般控制操作。

尽管未示出，但是对于本领域技术人员来说应当显而易见的是，存储器系统600还可设置有存储用于与主机接口连接的代码数据的ROM。半导体存储器装置610可被设置为由多个闪存芯片构成的多芯片封装件。

存储器系统600可用作具有低错误发生概率的高可靠性存储介质。可为诸如固态盘(SSD)之类的存储器系统提供上述非易失性存储器装置。存储器控制器620可通过诸如以下各项之类的各种接口协议中的一种与外部装置(例如，主机)通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(***组件快速互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成驱动电子设备)协议等。

图21是示意性地例示包括根据本发明的一实施方式的存储器装置的计算系统的简化框图。

参照图21，根据一实施方式的计算系统700可包括与系统总线760电联接的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740以及诸如基带芯片组之类的调制解调器750。在一实施方式中，计算系统700可以是移动装置，在这种情况下，可附加设置用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本领域技术人员来说应当显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储器系统710可例如被配置为使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，作为示例，存储器系统710可被设置为融合闪存(例如，NAND或NOR闪存)。

注意，上述实施方式不是仅通过装置和方法来实现，而是它们也可通过执行与每个实施方式的配置对应的功能的程序或者在其上记录有该程序的介质来实现。这些实现方式可由实施方式所属领域的技术人员从上述实施方式的描述中容易地得出。

尽管已经出于说明性目的描述了各种实施方式，但是对于本领域技术人员来说将显而易见的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可进行各种改变和修改。

相关申请的交叉引用

本申请要求于2018年7月12日向韩国知识产权局提交的韩国专利申请No.10-2018-0081048的优先权，该韩国专利申请的全部内容通过引用合并于本文中。