阅读说明：本技术 半导体存储器装置 (Semiconductor memory device with a memory cell having a plurality of memory cells ) 是由 冈田敏治 于 2019-07-19 设计创作，主要内容包括：本发明涉及半导体存储器装置。提供了能够在短时间内输出示出存储器单元的通常块和缺陷块的配置关系的数据序列的半导体存储器装置。具有：存储器部,包括具有每一个由多个存储器单元构成的多个存储器块的通常存储器区域、以及具有用于置换多个存储器块之中的作为包括缺陷单元的存储器块的缺陷块的冗余块的冗余存储器区域；存储部,将示出通常存储器区域中的缺陷块的位置的缺陷地址信息与作为该缺陷块的置换对象的冗余块的位置对应起来存储；以及输出电路,根据数据读出信号,基于存储部中存储的信息,输出示出通常存储器区域的至少一部分的区域中的缺陷块与缺陷块以外的块的配置关系的由2值的数据构成的数据序列。(A semiconductor memory device capable of outputting a data sequence showing an arrangement relationship between a normal block and a defective block of memory cells in a short time, the semiconductor memory device includes a memory section including a normal memory region including a plurality of memory blocks each formed of memory cells and a redundant memory region including a redundant block for replacing a defective block of the memory blocks including a defective cell, a storage section storing defect address information showing a position of the defective block in the normal memory region and a position of the redundant block to be replaced by the defective block in association with each other, and an output circuit outputting a data sequence showing an arrangement relationship between the defective block and a block other than the defective block in a region of at least parts of the normal memory region based on information stored in the storage section based on a data read signal.)

半导体存储器装置

技术领域

本发明涉及半导体存储器装置。

背景技术

在DRAM（Dynamic Random Access Memory，动态随机存取存储器）等半导体存储器的制造工序中，在该半导体存储器被形成的晶圆的晶圆测试工序中，进行用于判定半导体存储器的好坏的测试。在这样的测试中，不满足规定的工作条件的存储器单元被检测作为不合格单元。在半导体存储器中，在通常的存储器区域之外设置有冗余区域，在测试中被判定为不合格单元的存储器单元被冗余区域的单元（冗余单元）置换。即，在针对不合格单元的地址而试行访问的情况下，代替该不合格单元而针对冗余单元的地址进行访问。在检测到比冗余单元的数量多的不合格单元的情况下，该半导体存储器被判定为次品。

此外，为了提高半导体存储器中的不合格比特的检测率、提高可测试性，而进行期望值比较方式的并行测试。在期望值比较方式的并行测试中，进行从存储器单元读出的数据与期望值数据的比较。此时，期望值比较方式的并行测试将非冗余单元的通常的存储器单元作为对象，因此，在访问冗余区域的情况下，存在期望值变得不清楚这样的问题。于是，提出了一种半导体存储装置的测试方法，即：分离地进行正常区域的测试和冗余区域的测试，在正常区域的测试时掩蔽来自冗余区域的逻辑电路的输出，并在冗余区域的测试时掩蔽来自正常区域的逻辑电路的输出，由此，即使在向冗余单元的置换后，也能够进行期望值比较方式的并行测试（例如，专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开2008-108390号公报。

发明内容

发明要解决的课题

在通过上述的以往技术那样的方法进行测试的情况下，需要取得示出哪个存储器单元被置换为冗余单元的信息。可是，在取得该信息时，作为其准备，需要预先向通常区域和冗余区域写入数据，针对各存储器单元全部重复进行DRAM控制器等从DRAM的外部发行与各存储器单元的写入对应的写命令的处理，因此，存在在写入中花费时间这样的问题点。

本发明鉴于上述问题点而完成，其目的在于，提供能够在短时间内输出示出存储器单元的通常块和缺陷块的配置关系的数据序列的半导体存储器装置。

用于解决课题的方案

本发明的半导体存储器装置的特征在于，具有：存储器，包括具有每一个由多个存储器单元构成的多个存储器块的通常存储器区域、以及用于将针对所述多个存储器块之中的缺陷块的地址的访问置换为针对其他地址的访问的区域即包括具有该其他地址的冗余块的冗余存储器区域；存储部，将示出所述通常存储器区域中的所述缺陷块的位置的地址信息与示出作为该缺陷块的置换对象的冗余块的位置的地址信息对应起来存储；以及输出电路，根据数据读出信号，基于所述存储部中存储的信息，输出针对所述通常存储器区域的至少一部分的区域示出所述通常存储器区域内的所述缺陷块与所述缺陷块以外的存储器块的配置关系的由2值的数据构成的数据序列。

此外，本发明的半导体存储器装置的特征在于，具有：存储器，包括具有每一个由多个存储器单元构成的多个存储器块的通常存储器区域、以及用于将针对所述多个存储器块之中的缺陷块的地址的访问置换为针对其他地址的访问的区域即包括具有该其他地址的冗余块的冗余存储器区域；存储部，将示出所述通常存储器区域中的所述缺陷块的位置的地址信息与示出作为该缺陷块的置换对象的冗余块的位置的地址信息对应起来存储；以及固定值写入电路，根据数据写入开始信号，基于所述存储部中存储的信息，将2值的数据之中的一个值的数据写入到与所述缺陷块对应的冗余块并将另一个值的数据写入到所述通常存储器区域的所述缺陷块以外的存储器块。

发明效果

根据本发明的半导体存储器装置，能够在短时间内输出示出存储器单元的通常块和缺陷块的配置关系的数据序列。

附图说明

图1是示出实施例1的半导体存储器装置的结构的框图。

图2A是示出存储器单元的结构的图。

图2B是示意性地示出使用冗余区域的情况下的图像的图。

图3A是示出向通常区域的单元写入“0”并向冗余区域的单元写入“1”的情况下的存储器区域的图。

图3B是示意性地示出向通常块和冗余块的访问的图。

图4是示出固定值输出电路的结构和数据的流动的框图。

图5是示出数据取得处理的处理例程的流程图。

图6是示出实施例2的半导体存储器装置的结构的框图。

图7是示出固定值自动写入电路的结构和数据的流动的框图。

具体实施方式

在以下，详细地说明本发明的优选的实施例。再有，在以下的各实施例中的说明和所附附图中，对实质上相同或等效的部分标注相同的参照符号。

[实施例1]

图1是示出本实施例的半导体存储器装置100的结构的框图。半导体存储器装置100例如由DRAM（Dynamic Random Access Memory）构成。半导体存储器装置100包括存储器区域10、熔丝11、控制逻辑电路12。

存储器区域10由通常区域A1和冗余区域A2构成。通常区域A1是由成为通常的存储器访问的对象的存储器单元构成的存储器区域。冗余区域A2是包括成为包括通常区域A1内的规定数以上缺陷单元的块（以下，称为缺陷块）的置换对象的冗余块的存储器区域。

熔丝11具有作为将缺陷块的地址作为“冗余地址”并与置换目的地的冗余块的地址对应起来进行存储的存储部的功能。熔丝11由多个熔丝元件构成，通过熔丝元件的切断来存储冗余地址的信息。

图2A是示意性地示出存储器区域10和熔丝11的结构的图。存储器区域10的通常区域A1和冗余区域A2的每一个由多个单元构成。在本实施例中，向通常区域A1内的单元按每行分配地址。在本实施例的半导体存储器装置100中，通常区域A1和冗余区域A2具有相同数量的列，按每行进行从通常单元向冗余单元的置换。即，在通常区域A1中，按每行构成缺陷块。此外，在冗余区域A2中，按每行构成冗余块。熔丝11具有与冗余区域A2的各行（即，各冗余块）对应的存储区域。

图2B是示意性地示出在本实施例的半导体存储器中使用冗余区域的情况下的图像的图。在此，将通常区域A1的地址PP、OO、NN和MM的块作为缺陷块，用斜线示出。

在熔丝11中，作为缺陷块的地址的PP、OO、NN和MM被设定为冗余地址并存储。由此，通常区域A1的地址PP、OO、NN和MM的块分别置换为冗余区域A2的第1行、第2行、第3行和第4行的块。

当再次参照图1时，控制逻辑电路12包括用户IF 21、命令/地址解析部22、测试模式控制部23、读/写控制部24、冗余区域使用判定部25、熔丝接口26、存储器单元IF 27和固定值输出电路28。

用户IF 21是接受从半导体存储器装置100的外部向存储器区域10的写入或读出等命令（指令信号）的接口部。

命令/地址解析部22基于用户IF 21接收到的命令来解析该命令指示什么（例如，写入还是读出）。此外，命令/地址解析部22解析成为该命令的对象的存储器单元的地址。

测试模式控制部23控制测试模式中的控制逻辑电路12内的各部的工作。例如，测试模式控制部23基于经由用户IF 21接收到的命令而切换固定值输出电路28的固定值输出功能的有效或无效。

读/写控制部24控制针对存储器区域10的各存储器单元的读出和写入的工作。读/写控制部24基于命令/地址解析部22解析的命令来进行读出工作或写入工作的控制。

冗余区域使用判定部25基于由命令/地址解析部22解析的地址来进行访问存储器区域10的通常区域A1或冗余区域A2中的哪个的判定。

熔丝接口26在读/写控制部24的控制时，为了决定存储器区域的访问目的地而访问熔丝11。具体而言，熔丝接口26为了确认向从用户IF 21指定的存储器区域的访问目的地块是否为与冗余块的置换对象块，而进行向熔丝11的访问。

存储器单元IF 27是根据读/写控制部24的控制来进行向存储器区域10的访问的接口部。存储器单元IF 27在访问目的地块为与冗余块的置换对象块的情况下访问该冗余块，在不是置换对象块的情况下访问从用户IF 21指定的存储器区域。

固定值输出电路28根据测试模式控制部23的控制而被控制为有效或无效，在有效时输出固定值。具体而言，固定值输出电路28输出示出通常存储器区域A1中的缺陷块与缺陷块以外的块（通常块）的配置关系的由2值的数据构成的数据序列。例如，固定值输出电路28输出从向通常块的存储器单元写入“0”、向冗余块的存储器单元写入“1”的状态的存储器区域10连续地读出存储器单元1列量的数据的情况下出现的“0”或“1”的数据序列。

图3A是示出向通常块的存储器单元写入“0”并向冗余块的存储器单元写入“1”的情况下的存储器区域10的样子的图。地址PP、OO、NN和MM的块被置换为冗余块，因此，在存在针对这些块的存储器单元的访问的情况下，读出数据“1”而不是数据“0”。

图3B是表示从存储器单元的数据的读出图像的图。在此，出现缺陷块被置换为冗余块的分布模式。固定值输出电路28输出的数据序列的读出位置、尺寸被预定，作为由半导体存储器装置100的外部的DRAM控制器等（未图示）发行的命令中包括的信息的一部分而被供给到半导体存储器装置100。例如，在指定通常区域A1的一列量的数据的情况下，如图中示为DS1的那样，输出“00010010010001000”。此外，在指定不满一列量的一部分的区域的情况下，例如如图中示为DS2的那样输出“001001000”。

图4是示出固定值输出电路28的结构和数据的输入输出的框图。固定值输出电路28由功能切换块31、数据切换块32和地址解码器33构成。

功能切换块31根据从测试模式控制部23供给的功能有效化信号FES，以输出来自数据切换块32的输出数据或经由存储器单元IF 27从存储器区域10读出的数据中的任一个的方式进行输出功能的切换。例如，在功能有效化信号FES为无效的情况下，功能切换块31输出经由存储器单元IF 27从存储器区域10读出的数据。另一方面，在功能有效化信号FES为有效的情况下，功能切换块31输出作为数据切换块32侧的数据的固定值。

数据切换块32根据由地址解码器33进行的切换而将固定值“0”或“1”输出到功能切换块31。

地址解码器33基于由冗余区域使用判定部25的判定结果（访问目的地是通常区域A1还是冗余区域A2）来切换数据切换块32。具体而言，以在访问目的地为通常区域A1的情况下输出“0”并且在为冗余区域A2的情况下输出“1”的方式进行数据切换块32的切换。

由此，在固定值输出电路28的固定值输出功能被设定为有效的情况下，在向通常区域A1的读出访问时输出“0”，在向冗余区域A2的读出访问时输出“1”。另一方面，在固定值输出电路28的固定值输出功能被设定为无效的情况下，进行向存储器区域10的访问，进行存储器单元中保存的数据的读出。即，固定值输出电路28在被设定为第1输出模式（固定值输出有效）时输出由“0”和“1”构成的数据序列，在被设定为第2输出模式（固定值输出无效）时输出在存储器区域10中实际存储的数据。

接着，参照图5的流程图来说明由本实施例的半导体存储器装置100进行的数据取得处理的处理工作。

首先，从半导体存储器装置100的外部（例如，DRAM控制器）发行包括使固定值输出电路28的固定值输出功能有效的命令的测试模式控制命令。半导体存储器装置100经由用户IF 21接收该测试模式控制命令（步骤101）。

命令/地址解析部22进行命令的解析，并供给到测试模式控制部23。测试模式控制部23以功能块31输出数据切换块32侧的数据的方式进行功能块31的切换。由此，半导体存储器装置100成为不管存储器单元保持的数据的内容如何而在向通常区域A1的读访问时总是输出“0”并在向冗余区域A2的读访问时总是输出“1”的状态。

接着，半导体存储器装置100经由用户IF 21接收读命令（读出命令）（步骤102）。固定值输出电路28输出在向存储器区域10的通常区域A1写入“0”并向冗余区域A2写入“1”的情况下出现的分布模式。在指定想要与读命令（读出命令）一起输出的地址的情况下，输出基于从向存储器区域10的通常区域A1写入“0”并向冗余区域A2写入“1”的情况下出现的分布模式指定的地址而抽出的数据序列。

半导体存储器装置100判定数据序列的读入是否完成（步骤103）。当判定为读出未完成时（步骤103：否），回到步骤102，再次等待读命令的接收。

当数据序列的读出完成时（步骤103：是），为了使半导体存储器装置100回到通常的使用状态，而从半导体存储器装置100的外部（例如，DRAM控制器）发行使固定值输出电路28的功能无效的命令。半导体存储器装置100经由用户IF 21接收该命令（步骤104）。

命令/地址解析部22进行命令的解析并供给到测试模式控制部23。测试模式控制部23以功能块31输出存储器单元IF 27侧的数据的方式进行功能块31的切换。由此，半导体存储器装置100成为输出存储器单元中保持的数据的内容的状态。

如以上那样，本实施例的半导体存储器装置100具有固定值输出电路28，输出示出通常块与缺陷块的配置关系的由2值的数据构成的数据序列。根据这样的结构，能够在不经过向存储器区域的实际的数据的写入的情况下在短时间内得到与向通常区域A1的存储器单元写入“0”并向冗余区域A2的存储器单元写入“1”的情况同样的数据序列。

此外，能够不需要数据序列输出用的写入而维持存储器区域10内的保存数据的原样输出数据序列，因此，能够在不影响存储器区域10的使用状况的情况下得到数据序列。

[实施例2]

接着，对本发明的实施例2进行说明。图6是示出本实施例的半导体存储器200的结构的框图。本实施例的半导体存储器200在代替固定值输出电路28而具有固定值自动写入电路40之处与实施例1的半导体存储器装置100不同。

固定值自动写入电路40被设置在测试模式控制部23。固定值自动写入电路40具有自动向存储器区域10的通常区域A1的全部写入“0”并向冗余区域A2的全部写入“1”的功能。

图7是示出固定值自动写入电路40的结构和数据的输入输出的框图。固定值自动写入电路40包括计数器41、地址生成部42、控制信号生成部43、地址解码器44和数据切换块45。

计数器41根据从半导体存储器装置200的外部的DRAM控制器等经过命令/地址解析部22供给的命令而开始计数。计数器41进行存储器区域10的全区域的写入次数量的向上计数。

地址生成部42通过计数器41的计数的递增进行地址生成。此外，控制信号生成部43进行控制信号的生成。

地址解码器44判定由地址生成部42生成的地址示出通常区域A1和冗余区域A2中的哪一个，并将其结果供给到数据切换块45。

数据切换块45在由地址解码器44的判定结果为通常区域A1的情况下将“0”决定为写入到存储器区域10的数据，在为冗余区域A2的情况下将“1”决定为写入到存储器区域10的数据。

固定值自动写入电路40从半导体存储器装置200的外部的DRAM控制器等接受通常/冗余区域的全部写入用的命令的发行而进行写入处理。即，半导体存储器装置200根据经由用户IF 21的全部写入用的命令的接收而生成自动写入开始信号，并供给到测试模式控制部23。固定值自动写入电路40根据该自动写入信号向通常区域A1的全部写入“0”并向冗余区域A2的全部写入“1”。

半导体存储器装置200当从半导体存储器装置200的外部的DRAM控制器等经由用户IF 21接收到读命令时，根据其而输出由写入到存储器区域10的“0”和“1”的数据构成的数据序列。

如以上那样，在本实施例的半导体存储器装置200中，设置在测试模式控制部23的内部的固定值自动写入电路40进行向存储器区域的通常区域A1的“0”的写入和向冗余区域A2的“1”的写入。根据这样的结构，能够在比从半导体存储器装置200的外部进行写入的情况少的时间内进行写入。

例如，在数据速率为最大1600Mbps的1Gbit的DRAM的情况下，在通常区域A1的全部写入中最低也需要1024Mbit/1600Mbps=640ms。进而，需要DRAM控制器发行800万次以上的命令的重复的处理时间。相对于此，根据本实施例的半导体存储器装置200，从DRAM控制器的命令的发行1次就行了，因此，大幅地缩短了处理时间。

再有，本发明不限定于上述实施方式。例如，在上述实施例2中，说明了从DRAM控制器发行通常/冗余区域的全部写入用的命令，根据其，固定值自动写入电路40将“0”或“1”的数据写入到通常区域A1和冗余区域A2的情况。可是，数据的写入的定时不限于此。例如，也能够不根据来自DRAM控制器的命令而在重置解除后自动进行写入处理。

附图标记的说明

100 半导体存储器装置

10 存储器区域

A1 通常区域

A2 冗余区域

11 熔丝

12 控制逻辑电路

21用户IF

22 命令/地址解析部

23 测试模式控制部

24 读/写控制部

25 冗余区域使用判定部

26 熔丝接口

27 存储器单元IF

28 固定值输出电路

31 功能切换块

32 数据切换块

33 地址解码器

40 固定值自动写入电路

41 计数器

42 地址生成部

43 控制信号生成部

44 地址解码器

45数据切换块。