阅读说明：本技术 存储器设备以及制造存储器设备的方法 (Memory device and method of manufacturing memory device ) 是由 角野润 田崎雅幸 深田英幸 于 2018-05-01 设计创作，主要内容包括：根据本公开的实施例的存储器设备包含逻辑电路,其中层压包括具有不同布线间距的层的多个布线层,以及设置在多个布线层之间的存储器元件。(A memory device according to an embodiment of the present disclosure includes a logic circuit in which a plurality of wiring layers including layers having different wiring pitches and a memory element disposed between the plurality of wiring layers are laminated.)

存储器设备以及制造存储器设备的方法

技术领域

本公开涉及存储器元件混合在逻辑电路上的存储器设备，以及涉及制造该存储器设备的方法。

背景技术

例如，如在PTL 1和2中公开的半导体设备中那样，非易失性存储器在诸如微型计算机的半导体设备的逻辑电路上的混合安装已经被广泛地用作提高半导体设备的功能能力的手段。

引文列表

专利文献

PTL 1：日本未审查的专利申请公开No.2017-45947

PTL 2：日本未审查的专利申请公开No.2017-54900

发明内容

顺便提及，在NOR型闪速存储器用作要混合在逻辑电路上的存储器的情况下，存储器部和驱动器部在基板上彼此平行配置。因此，每比特的面积可能增加，这引起了对成本增加的担忧。

期望提供可以实现较高的功能能力和成本降低这两者的存储器设备，以及制造这样的存储器设备的方法。

根据本公开的实施例的存储器设备包括：逻辑电路，其中堆叠有包括布线间距不同的层的多个布线层；以及设置在多个布线层之间的存储器元件。

根据本公开的实施例的制造存储器设备的方法包括：通过堆叠包括布线间距不同的层的多个布线层来形成逻辑电路；并且在多个布线层之间形成存储器元件。

在根据本公开的实施例的存储器设备和根据本公开的实施例的制造存储器设备的方法中，在包括布线间距不同且构成逻辑电路的层的多个布线层之间形成存储器元件允许在不改变逻辑电路的布线图案或堆叠结构的情况下将存储器元件混合在逻辑电路上。

根据本公开的实施例的存储器设备和本公开的实施例的制造存储器设备的方法，存储器元件形成在包括布线间距不同且构成逻辑电路的布线层的多个布线层之间，这允许在不改变逻辑电路的布线图案或堆叠结构的情况下将存储器元件混合在逻辑电路上。这可以实现较高的功能能力和成本降低这两者。

要注意的是，上述效果不一定是限制性的，并且可以提供本公开中描述的任何效果。

附图说明

[图1]图1是根据本公开的第一实施例的存储器设备的构造的截面示意图。

[图2]图2是图1中所示的存储器部的主要部分的放大截面示意图。

[图3A]图3A是用于描述制造图1中所示的存储器设备的主要部分的方法的示例的截面示意图。

[图3B]图3B是图3A中所示的工艺随后的工艺的截面示意图。

[图3C]图3C是图3B中所示的工艺随后的工艺的截面示意图。

[图3D]图3D是图3C中所示的工艺随后的工艺的截面示意图。

[图3E]图3E是图3D中所示的工艺随后的工艺的截面示意图。

[图3F]图3F是图3E中所示的工艺随后的工艺的截面示意图。

[图3G]图3G是图3F中所示的工艺随后的工艺的截面示意图。

[图3H]图3H是图3G中所示的工艺随后的工艺的截面示意图。

[图4]图4是根据本公开的第二实施例的存储器设备的构造的截面示意图。

[图5]图5是根据本公开的第三实施例的存储器设备的构造的截面示意图。

[图6]图6是根据本公开的第四实施例的存储器设备的构造的截面示意图。

[图7]图7是根据本公开的第五实施例的存储器设备的构造的截面示意图。

[图8]图8是根据本公开的变形例1的存储器设备的构造的截面构造图。

[图9]图9是根据本公开的变形例2的存储器设备的构造的截面示意图。

[图10A]图10A是用于描述制造图9中所示的存储器设备的主要部分的方法的截面示意图。

[图10B]图10B是图10A中所示的工艺随后的工艺的截面示意图。

[图10C]图10C是图10B中所示的工艺随后的工艺的截面示意图。

[图10D]图10D是图10C中所示的工艺随后的工艺的截面示意图。

[图10E]图10E是图10D中所示的工艺随后的工艺的截面示意图。

[图10F]图10F是图10E中所示的工艺随后的工艺的截面示意图。

[图10G]图10G是图10F中所示的工艺随后的工艺的截面示意图。

[图11A]图11A是用于描述制造根据本公开的变形例3的存储器设备的主要部分的方法的截面示意图。

[图11B]图11B是图11A中所示的工艺随后的工艺的截面示意图。

[图11C]图11C是图11B中所示的工艺随后的工艺的截面示意图。

[图11D]图11D是图11C中所示的工艺随后的工艺的截面示意图。

[图12]图12是根据本公开的变形例4的存储器设备的构造的截面示意图。

[图13]图13是根据本公开的变形例5的存储器设备的构造的截面示意图。

[图14]图14是根据本公开的变形例6的存储器设备的主要部分的构造的截面示意图。

[图15]图15是根据本公开的变形例7的存储器设备的主要部分的构造的截面示意图。

具体实施方式

在下文中，参考附图详细描述本公开的一些实施例。以下描述仅仅是本公开的具体示例，并且本公开不限于以下实施例。此外，本公开不限于附图中所示的每个组件的布置、尺寸、尺寸比率等。要注意的是，以以下顺序给出描述。

1、第一实施例(存储器单元配置在构成逻辑电路的布线层之间的示例)

1-1、存储器设备的构造

1-2、制造存储器设备的方法

1-3、作用和效果

2、第二实施例(在三个堆叠的布线层之中存储器元件形成在一方的布线层之间并且选择元件配置在另一方的布线层之间的示例)

3、第三实施例(存储器单元形成在省略第二层布线层的三个堆叠的布线层之中的示例)

4、第四实施例(存储器单元和中间电阻层以堆叠的方式形成在省略第二层布线层的三个堆叠的布线层之中的示例)

5、第五实施例(形成存储器单元以跨越布线间距不同的布线层之间的边界的示例)

6、变形例

6-1、变形例1(存储器单元形成在省略第二层布线层的包括布线间距不同的布线层的三个堆叠的布线层之中的示例)

6-2、变形例2(中间电阻层设置在构成存储器单元的存储器元件和选择元件之间的示例)

6-3、变形例3(通过在逻辑部和存储器部中使用包括不同材料的刻蚀停止膜来一并地执行逻辑部中的布线和通孔的耦接以及存储器部中的位线BL和存储器单元的耦接的示例)

6-4、变形例4(多个存储器单元设置在不同的布线层之间的示例)

6-5、变形例5(多个存储器单元设置在布线间距不同的布线层之间的示例)

6-6、变形例6(形成在存储器单元上的阻挡金属膜的位置偏移的示例)

6-7、变形例7(在构成逻辑电路的布线层之间使用镶嵌方法形成存储器单元的示例)

<1、第一实施例>

图1是根据本公开的第一实施例的存储器设备(存储器设备1)的截面构造的示意图。图2是图1中所示的存储器设备1的主要部分的构造的放大图。存储器设备1构成要安装在例如可移动装置或汽车的电子装置等上的微型计算机，并且具有存储器混合在逻辑电路上的构造。在本实施例中，存储器设备1具有存储器元件12形成在构成逻辑电路100的多个布线层(金属膜M1至金属膜M10)中的布线层之间(例如，在金属膜M3与金属膜M4之间)的构造。

(1-1、存储器设备的构造)

如上所述，存储器设备1具有以下构造：存储器(存储器元件12)混合在逻辑电路100上，并且逻辑电路100具有堆叠多个布线层的多层布线结构。逻辑电路100包括构成执行逻辑操作的电路的逻辑部100A以及形成存储器元件12的存储器部100B。逻辑部100A和存储器部100B具有相同的布线结构。换句话说，逻辑部100A和存储器部100B在相同层中具有同一布线图案，并且还具有在堆叠方向上以相同布线间隔形成的布线结构。

构成逻辑电路100的多层布线结构具有堆叠布线间距不同的层的构造，并且包括堆叠具有密集布线间距的多个布线层的层(第一布线层)以及堆叠具有稀疏布线间距的多个布线层的层(第二布线层)。在本实施例的存储器设备1中，如图1中所示，逻辑电路100具有以下构造：堆叠有最密集的布线间距的布线层的第一布线层10、具有比第一布线层10的布线间距稀疏的布线间距的第二布线层20以及具有最稀疏的布线间距的第三布线层30以此顺序堆叠在基板41上。

构成逻辑电路100的多层布线结构具有例如堆叠十层布线层的结构。具体地，逻辑电路100具有以下构造：例如金属膜M1、金属膜M2、金属膜M3、金属膜M4、金属膜M5、金属膜M6、金属膜M7、金属膜M8、金属膜M9和金属膜M10形成为从基板41侧按顺序嵌入到绝缘膜(例如，层间绝缘膜48(参见图3H))中。金属膜M1和金属膜M2通过通孔V1耦接。在下文中，以类似的方式，金属膜M2和金属膜M3通过通孔V2耦接。金属膜M3和金属膜M4通过通孔V3耦接。金属膜M4和金属膜M5通过通孔V4耦接。金属膜M5和金属膜M6通过通孔V5耦接。金属膜M6和金属膜M7通过通孔V6耦接。金属膜M7和金属膜M8通过通孔V7耦接。金属膜M8和金属膜M9通过通孔V8耦接。金属膜M9和金属膜M10通过通孔V9耦接。金属膜M1设置在基板41上，触件CT1***其间。如上所述，在金属膜M1至金属膜M10中，根据相同的布线规则形成金属膜M1至金属膜M6以构成第一布线层10。根据相同的布线规则形成金属膜M7和金属膜M8以构成第二布线层20。根据相同的布线规则形成金属膜M9和金属膜M10以构成第三布线层30。要注意的是，如图1中所示的逻辑电路100的构造仅仅是示例，并且不是限制性的。

在本实施例中，存储器元件12与选择元件11一起构成存储器单元13，并且形成在具有与逻辑部100A的布线结构类似的布线结构的存储器部100B的布线层之间。具体地，例如在具有最密集的布线间距的第一布线层10中的金属膜M3和金属膜M4之间，在通孔V3的一部分处，存储器元件12与选择元件11一起形成作为存储器单元13。

存储器单元13是构成具有所谓的交叉点阵列结构的存储器单元阵列的元件，并且设置在沿一个方向延伸的字线WL和沿与字线WL的方向不同的方向延伸的位线BL的交叉点处。本实施例具有以下构造：设置在存储器部100B中的金属膜M3用作字线WL，而金属膜M4用作位线BL，并且选择元件11配置在字线WL侧，而存储器元件12配置在位线BL侧。要注意的是，图1没有示出分别连接金属膜M2和字线WL之间以及金属膜M5和金属膜M6之间的通孔V2和V5；然而，在与图1中所示的截面表面不同的位置处执行每个电耦接。

(选择元件)

选择元件11用来选择性地操作设置在具有所谓的交叉点阵列结构的存储器单元阵列中的多个存储器元件中的任何一个。此外，选择元件11串联耦接到存储器元件12，并且随着施加电压增加而致使电阻显著减小，同时在施加电压低的情况下呈现高电阻状态。换句话说，选择元件11具有非线性电阻特性，该非线性电阻特性在施加电压低的情况下呈现高电阻，并且在施加电压高的情况下电阻显著减小以致使大电流流动(例如，高出数个数量级的电流)。此外，选择元件11是不执行存储器操作的元件，存储器操作诸如是例如即使在施加电压消除之后还保持由施加电压致使的离子迁移而形成的传导路径的操作。

选择元件11具有使用例如双向阈值开关的构造，并且包括例如BGaPTe、BGaAsTe、BGaPTeN、BGaAsTeN、BGaPTeO、BGaAsTeO、BGaCPTe、BGaCAsTe、BGaCPTeN、BGaCAsTeN、BGaCPTeO和BGaCAsTeO中的任何一个的元素构造。此外，选择元件11可以使用例如MSM(金属-半导体-金属)二极管、MIM(金属-绝缘体-金属)二极管和变阻器来构成，或者可以包括多个层。另外，作为选择元件11，取决于存储器元件12的操作方法，可以使用单向二极管或双向二极管。

(存储器元件)

存储器元件12是具有非易失性的电阻随机存取存储器元件，该非易失性例如允许保持电阻值通过电信号可逆地变化的状态。存储器元件12具有例如如图2中所示的离子源层12A和电阻改变层12B堆叠的结构。

离子源层12A形成为包括可移动元素，通过施加电场该可移动元素在电阻改变层12B中形成传导路径。这些可移动元素例如是过渡金属元素、铝(Al)、铜(Cu)或硫族元素。硫族元素的示例包括碲(Te)、硒(Se)和硫(S)。过渡金属元素是属于元素周期表的第四至第六族中的任何一个的元素，并且这种过渡金属元素的示例包括钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钼(Mo)、钨(W)等。离子源层12A包括上述可移动元素中的一个或两个或多个。可替代地，离子源层12A可以包括氧(O)、氮(N)、除了上述可移动元素之外的元素(例如，锰(Mn)、钴(Co)、铁(Fe)、镍(Ni)、铂(Pt))、硅(Si)等。

电阻改变层12B包括例如金属元素或非金属元素的氧化物或者金属元素或非金属元素的氮化物，并且具有在一对电极之间施加预定电压的情况下改变的电阻值。

在本实施例的存储器元件12中，当“正方向”上的电压或电流脉冲被施加到处于初始状态(高电阻状态)的元件时，例如，包括在离子源层12A中的过渡金属元素被离子化以扩散到电阻改变层12B中，或者氧离子迁移，从而致使氧缺乏。结果，在电阻改变层12B中形成处于低氧化状态的低电阻部分(传导路径)以降低电阻改变层12B中的电阻(记录状态)。当“负方向”上的电压脉冲被施加到处于这种低电阻状态的存储器元件12时，电阻改变层12B中的金属离子迁移到离子源层12A中，或者氧离子从离子源层12A迁移以降低传导路径部分中的氧缺乏。这导致包括过渡金属元素的传导路径的消失，这使电阻改变层12B处于高电阻状态(初始状态或擦除状态)。

要注意的是，电阻改变的基本原理没有具体地限制于相位、极化、磁化方向、传导路径(细丝)的形成等的改变。换句话说，作为存储器元件12，可以使用例如PCM(相变存储器元件)、FeRAM(铁电随机存取存储器元件)、MRAM(磁阻随机存取存储器元件)和包括过渡金属氧化物或硫化物的电阻随机存取存储器元件中的任何一个。

此外，在图2中所示的存储器单元13中，示出了离子源层12A配置在位线BL侧并且电阻改变层12B配置在选择元件11侧的示例；然而，这不是限制性的。作为存储器元件12的构造，离子源层12A可以配置在选择元件11侧，并且电阻改变层12B可以配置在位线BL侧。另外，存储器单元13可以包括另一层。例如，可以在选择元件11和存储器元件12之间形成例如防止过渡金属元素扩散和离子传导的阻挡层。用于阻挡层的材料的示例包括钨(W)、氮化钨(WN)、氮化钛(TiN)、碳(C)、钼(Mo)、钽(Ta)、氮化钽(TaN)、钛钨(TiW)和硅化物等。设置阻挡层降低了由包括在离子源层12A中的过渡金属元素的扩散致使的选择元件11的退化。

(1-2、制造存储器设备的方法)

例如，可以以下面的方式制造本实施例的存储器设备1。要注意的是，以下描述的制造方法仅仅是示例，并且可以使用任何其它方法来形成存储器设备1。

图3A至图3H以工艺顺序示出了制造本实施例的存储器设备1的主要部分(其间形成有存储器单元13的布线层)的方法。首先，如图3A中所示，例如，基于典型镶嵌方法的布线技术被用于形成金属膜M5和具有与金属膜M5相同的布线图案的字线WL，每个金属膜M5和字线WL在其***都具有阻挡金属膜43，并且都被嵌入到层间绝缘层42中。要注意的是，在本实施例中，金属膜M1至M10、字线WL、位线BL以及通孔V1至V9包括铜(Cu)，并且在它们的***形成防止Cu扩散的阻挡金属膜(例如，阻挡金属膜43)。之后，例如使用PVD(物理气相沉积)方法和CVD(化学气相沉积)方法在金属膜M5、字线WL和层间绝缘层42上依次形成连续的阻挡金属膜(例如，TiN膜)44、选择元件层11X、存储器元件层12X、阻挡金属膜(例如，TiN膜)45和硬掩模(掩模46)。

接下来，如图3B中所示，例如使用光刻方法对掩模46进行图案化，并且然后例如使用干法刻蚀方法对阻挡金属膜44、选择元件层11X、存储器元件层12X和阻挡金属膜45进行刻蚀以在字线WL上形成存储器单元13。

随后，如图3C中所示，例如使用ALD方法或CVD方法形成SiN膜47。这确保了在单个工艺中形成刻蚀停止膜47a和保护存储器单元13的保护膜47b。

接下来，如图3D中所示，例如使用CVD方法在SiN膜47上形成低K膜，并且然后使用CMP(化学机械抛光)方法使低K膜表面平坦化以形成层间绝缘层48。随后，在层间绝缘层48上形成硬掩模(掩模49)。

接下来，通过使用镶嵌方法，在逻辑部100A上形成通孔V3和金属膜M4，并且在存储器部100B上形成位线BL。首先，如图3E中所示，使用光刻方法对掩模49进行图案化，并且例如通过在设置在逻辑部100A中的金属膜M3上刻蚀来形成到达刻蚀停止膜47a的开口48H₁。

接下来，如图3F中所示，例如使用光刻方法对掩模49进行图案化，并且然后通过分别在金属膜M3和存储器单元13上刻蚀来形成具有金属膜M4和位线BL的开口宽度的开口48H₂。

随后，如图3G中所示，通过再次执行刻蚀，去除了存储器单元13上的掩模46，并且还刻蚀了金属膜M3上的刻蚀停止膜47a以暴露金属膜M3。

接下来，例如，在开口48H₂内，例如在开口48H₂的侧面和底表面上形成TiN膜来作为阻挡金属膜50。最后，在开口48H₂中形成铜(Cu)膜来作为通孔V3、金属膜M4和位线BL，并且然后以CMP方法对形成在层间绝缘层48上的铜膜进行抛光以去除该铜膜，从而使表面平坦化。这确保了在存储器单元13并入在存储器部100B中的情况下，形成布线层(这里，金属膜M3和金属膜M4)。

(1-3、作用和效果)

如前所述，非易失性存储器在构成诸如微型计算机的半导体设备的逻辑电路上的混合安装已经被广泛地用作提高半导体设备的功能能力的手段。作为要在逻辑电路上混合的非易失性存储器，通常使用NOR型闪速存储器、滑动门型闪速存储器(slip-gate typeflash memory)等。

这些闪速存储器是应用半导体晶体管的存储器，因此使得有必要在基板上彼此平行地配置存储器部和驱动器部。因此，每比特的面积可能会增加，这引起了成本增加的问题。

相比之下，在本实施例的存储器设备1及其制造方法中，存储器元件12设置在构成逻辑电路100的多个布线层之间。这允许在逻辑电路100上混合安装存储器元件12，而不需要如上所述在基板41上彼此平行地配置存储器部和驱动器部。

考虑到所有这些，在本实施例的存储器设备1及其制造方法中，存储器元件12设置在构成逻辑电路100的多个布线层之间。这允许在逻辑电路100上混合安装存储器元件12，而不需要如上所述在基板41上彼此平行地配置存储器部和驱动器部，这可以实现较高的功能能力和成本降低这两者。

此外，在本实施例中，电阻随机存取非易失性存储器元件用作存储器元件12。这使得可以在不改变构成逻辑电路的布线层的布线图案或堆叠结构的情况下，在构成第一布线层10的金属膜之间(例如，在金属膜M3和金属膜M4之间)形成存储器元件12，该第一布线层10在构成逻辑电路的布线层之中具有最密集的布线间距。具体地，可以通过用存储器单元13简单地替换在逻辑部100A中耦接金属膜M3和金属膜M4的通孔V3来形成存储器元件12。这使得可以以低成本提供具有较高的功能能力的存储器设备1。

此外，如上所述，在形成存储器单元13的工艺中使用干法刻蚀方法的情况下，在存储器单元13的侧面发生损坏。因此，优选地在存储器单元13的侧面上形成保护膜；然而，这引起了对工艺数量的增加的担忧。相比之下，在本实施例的制造存储器设备1的方法中，在与形成刻蚀停止膜47a的工艺相同的工艺中一并地形成保护存储器单元13的侧壁的保护膜57b，其中刻蚀停止膜47a要在形成连接设置在逻辑部中的布线之间(例如，在金属膜M3和金属膜M4之间)的通孔V3中使用。这使得可以在不增加工艺数量的情况下形成存储器单元13的保护膜47b。

接下来，给出了第二至第五实施例以及变形例1至7的描述。在下文中，与上述第一实施例的组件类似的组件用相同的标号表示，并且适当地省略其描述。

<2、第二实施例>

图4是根据本公开的第二实施例的存储器设备(存储器设备2A)的截面构造的示意图。本实施例与上述第一实施例的不同之处在于，构成存储器单元13的选择元件11和存储器元件12被分开设置于在构成逻辑电路100的第一布线层10中以堆叠的方式形成的三个布线层之中(例如，分别在金属膜M3和金属膜M4之间以及在金属膜M4和金属膜M5之间)。

如上所述，在本实施例的存储器设备2A中，在构成第一布线层10的金属膜M4在中间的情况下，选择元件11和存储器元件12被分别设置在金属膜M3和金属膜M4之间以及金属膜M4和金属膜M5之间。换句话说，在逻辑部100A中耦接金属膜M3和金属膜M4的通孔V3以及耦接金属膜M4和金属膜M5的通孔V4分别被替换为选择元件11和存储器元件12。与上述第一实施例相比，这允许选择元件11和存储器元件12充分地确保在堆叠方向上的各个厚度。因此，除了上述第一实施例之外，本实施例还实现了可以在逻辑电路100的微细加工取得进展时保持各自性能的效果。

<3、第三实施例>

图5是根据本公开的第三实施例的存储器设备(存储器设备3A)的截面构造的示意图。本实施例与上述第一和第二实施例的不同之处在于，例如，省略了构成逻辑电路100的第一布线层10中的金属膜M4，并且包括选择元件11和存储器元件12的存储器单元13设置在金属膜M3和金属膜M5之间。

可以通过例如使用如上述第一实施例中所述的形成通孔V3和金属膜M4的工艺在本实施例的存储器设备3A中形成选择元件11和存储器元件12。换句话说，例如，在如图3E至图3H中所示的在逻辑部100A中形成通孔V3和金属膜M4的工艺中，还在存储器部100B中形成类似的开口48H₂，并且使用选择元件11的材料来代替用于构成通孔V3和金属膜M4的铜(Cu)。以这样的方式，可以形成如图5中所示的选择元件11。对于存储器元件12，在逻辑部100A中形成通孔V4和金属膜M5的工艺中，使用类似的方法形成开口，并且用存储器元件12的材料填充该开口。以这样的方式，可以形成

图5中所示的存储器元件12。

作为除了上述方法之外的方法，下面给出的方法是可使用的。例如，以干法刻蚀方法形成选择元件11，并且然后在逻辑部100A的金属膜M3上形成通孔V3和金属膜M4。要注意的是，这时，在设置在存储器部100B中的选择元件11上不执行金属膜M4的图案化。这样的工艺确保选择元件11的顶表面和金属膜M4的顶表面在相同的平面中。随后，以干法刻蚀方法在选择元件11上形成存储器元件12，并且然后在逻辑部100A和存储器部100B两者中同时形成通孔V4和金属膜M5。

如上所述，在本实施例的存储器设备3A中，在存储器部100B中，省略了构成第一布线层10的金属膜M4，并且存储器单元13设置在金属膜M3和金属膜M5之间。这允许选择元件11和存储器元件12进一步确保在堆叠方向上与金属膜M4的厚度相对应的各个厚度。因此，与上述第二实施例相比较，本实施例实现了即使在逻辑电路100的微细加工取得进展时也可以保持较高性能的效果。

<4、第四实施例>

图6是根据本公开的第四实施例的存储器设备(存储器设备4A)的截面构造的示意图。本实施例与上述第一至第三实施例的不同之处在于，例如，省略了构成逻辑电路100的第一布线层10中的金属膜M4；并且包括选择元件11和存储器元件12的存储器单元13设置在形成通孔V3和金属膜M4的位置处；并且中间电阻层14形成在形成通孔V4的位置处。

中间电阻层14用来防止意外的充电电流流过存储器单元13。例如，中间电阻层14具有与要设置在逻辑部100A中的通孔V4的构造类似的构造，并且例如可以在形成逻辑部100A的通孔V4时形成中间电阻层14。可替代地，在构成中间电阻层14的膜在存储器元件12上形成的状态下，可以在形成存储器元件12时以干法刻蚀方法与存储器元件12一起一并地形成中间电阻层14。

如上所述，在本实施例的存储器设备4A中，在存储器部100B中，省略了构成第一布线层10的金属膜M4；存储器单元13设置在形成通孔V3和金属膜M4的位置处；并且中间电阻层14形成在存储器单元13上。这可以在确保选择元件11和存储器元件12在堆叠方向上的厚度的同时，防止由可能流过存储器单元13的意外的充电电流致使的存储器单元13中的退化。因此，除了上述第一实施例的效果之外，本实施例实现了在逻辑电路100的微细加工取得进展时可以保持各自性能的效果以及允许存储器单元13的操作稳定性增强的效果。

此外，中间电阻层14的形成通常涉及工艺数量的增加，从而导致成本增加。相比之下，在本实施例中，耦接逻辑部100A中的金属膜M4和金属膜M5的通孔V4被用作存储器部100B中的中间电阻层14。这允许在不增加工艺数量的情况下形成中间电阻层14。

<5、第五实施例>

图7是根据本公开的第五实施例的存储器设备(存储器设备2B)的截面构造的示意图。本实施例与上述第一至第四实施例的不同之处在于，构成存储器单元13的选择元件11和存储器元件12形成为跨越构成逻辑电路100的第一布线层10和第二布线层20。

如上所述，在本实施例的存储器设备2B中，构成存储器单元13的选择元件11和存储器元件12形成为跨越构成逻辑电路100的第一布线层10和第二布线层20。具体地，例如，选择元件11配置在构成第一布线层10且设置在相对于第二布线层20的边界处的金属膜M6与位于金属膜M6的正下方的金属膜M5之间，并且存储器元件12形成在金属膜M6和构成第二布线层20的金属膜M7之间。这允许选择元件11和存储器元件12充分地确保在堆叠方向上的各个厚度。此外，存储器元件12设置在具有比第一布线层10稀疏的布线间距的第二布线层20中。设置在第二布线层20中的通孔V6和V7在布线宽度上大于设置在第一布线层10中的通孔V1至V5。因此，用存储器元件12替换第二布线层20的通孔(这里，通孔V6)可以确保存储器元件12的元件面积。因此，与上述第二实施例相比较，本实施例实现了即使在逻辑电路100的微细加工进一步取得进展的情况下也可以保持存储器元件12的性能的效果。

此外，在本实施例中，构成具有大的布线间距和堆叠方向上的膜厚度的第二布线层20的金属膜M7被用作位线BL，这允许降低位线BL的电阻。这抑制了信号劣化，因此能够达到可以增强存储器元件12的性能的效果。

<6、变形例>

(6-1、变形例1)

图8是根据本公开的变形例1的存储器设备(存储器设备3B)的截面构造的示意图。本变形例的存储器设备3B是上述第三实施例和上述第五实施例的构造的组合。存储器单元13形成为跨越第一布线层10和第二布线层20，并且选择元件11和存储器元件12堆叠在省略金属膜M6的金属膜M5和金属膜M7之间。

利用上述构造，本变形例的存储器设备3B实现了即使在逻辑电路100的微细加工进一步取得进展时也可以保持存储器元件12的性能的效果。

(6-2、变形例2)

图9是根据本公开的变形例2的存储器设备(存储器设备4B)的截面构造的示意图。在本变形例的存储器设备4B中，在上述第四实施例中设置在存储器单元13与位线BL之间的中间电阻层14设置在选择元件11与存储器元件12之间。

例如，可以以下面的方式来制造本变形例的存储器设备4B。

图10A至图10G示出了制造布线层的方法，在该布线层中以工艺顺序形成存储器设备4B的存储器单元13。首先，如图10A中所示，例如，在金属膜M3和具有与金属膜M3相同的布线图案的字线WL上以及在层间绝缘层42上形成包括例如氮化钛(TiN)或钨(W)的阻挡膜51，每个金属膜M3和字线WL在其***具有阻挡金属膜43并且使用基于典型的镶嵌方法的布线技术形成。

随后，如图10B中所示，例如使用PVD方法、CVD方法和CMP方法在阻挡膜51内部与字线WL相对应的位置处形成阻挡金属膜44。接下来，如图10C中所示，例如使用PVD方法和CVD方法在阻挡膜51和阻挡金属膜44上依次形成选择元件层11X、阻挡金属膜(例如，TiN膜)52以及硬掩模(掩模53和54)。

接下来，如图10D中所示，例如使用光刻方法对掩模54进行图案化，并且然后选择元件层11X、阻挡金属膜52和掩模53被刻蚀以在字线WL上形成存储器单元13。随后，例如使用ALD方法或CVD方法在阻挡膜51上以及在堆叠的选择元件11、阻挡金属膜52以及掩模53和54的侧面和顶表面上形成SiN膜47。接下来，例如使用CVD方法在SiN膜47上形成低K膜，并且然后以CMP方法对表面进行平坦化以形成层间绝缘层48。然后，在层间绝缘层48上形成硬掩模(掩模49)。

随后，通过使用镶嵌方法，在逻辑部100A中形成通孔V3和金属膜M4，并且在存储器部100B中形成位线BL。首先，如图10E中所示，使用光刻方法对掩模49进行图案化，并且例如通过刻蚀在设置在逻辑部100A和选择元件11中的每个金属膜M3上形成开口48H₃。同时，阻挡膜51和掩模53分别在金属膜M3和选择元件11上用作刻蚀停止膜。

接下来，如图10F中所示，例如使用光刻方法对掩模49进行图案化，并且然后通过刻蚀在金属膜M3上形成金属膜M4的开口48H₄。然后，通过再次执行刻蚀，去除金属膜M3上的阻挡膜51和选择元件11上的掩模53。

接下来，如图10G中所示，例如使用PVD方法在开口48H₄内部形成阻挡金属膜50。此时，要形成的阻挡金属膜50的膜厚度随着开口48H₄的深度而变化。换句话说，如图10G中所示，与在金属膜M3上形成阻挡金属膜50的情况相比，在具有开口48H₄的较小深度的选择元件11上的开口48H₄的底部更厚地形成阻挡金属膜50。设置在选择元件11上的阻挡金属膜50与中间电阻层14相对应。阻挡金属膜50例如是TiN膜，并且具有比用于构成通孔V3的铜(Cu)高的电阻。通过利用开口48H₄的深度的差异，阻挡金属膜50在选择元件11上形成为厚膜，并且这样的阻挡金属膜50与要形成在选择元件11上的通孔V3一起用作中间电阻层14。这使得可以将中间电阻层14的电阻值调节到期望值。

随后，在开口48H₄内部形成用作通孔V3和金属膜M4的铜(Cu)膜，并且然后以CMP方法对形成在层间绝缘层48上的铜膜进行抛光以去除该铜膜，从而使表面平面化。然后，通过使用上述制造通孔V3、金属膜M4和存储器单元13的方法，形成通孔V4和存储器元件12。以这样的方式，在图9中所示的金属膜M3与金属膜M5之间形成布线层，在该布线层中选择元件11和存储器元件12以中间有通孔V3的方式堆叠。

如上所述，中间电阻层14可以设置在选择元件11和存储器元件12之间。此外，在本变形例中，在其制造工艺中，通过利用开口48H₄的深度的差异来调节要形成在选择元件11上的阻挡金属膜50的厚度，可以将中间电阻层14的电阻值调节到期望值。

(6-3、变形例3)

图11A至图11D示出了以工艺顺序制造其中形成根据本公开的变形例3的存储器设备(存储器设备1)的存储器单元13的布线层的方法的另一示例。

在本变型例中，如图11A中所示，如同变形例2那样，首先在金属膜M3和具有与金属膜M3相同的布线图案的字线WL上以及在层间绝缘层42上形成阻挡膜51，每个金属膜M3和字线WL在其***具有阻挡金属膜43，并且然后在阻挡膜51内部与字线WL相对应的位置处形成阻挡金属膜44。随后，在阻挡膜51和阻挡金属膜44上依次形成选择元件层11X、存储器元件层12X、阻挡金属膜45和硬掩模(掩模46)。

接下来，使用光刻方法和干法刻蚀方法来刻蚀选择元件层11X、存储器元件层12X和阻挡金属膜45以在字线WL上形成存储器单元13。随后，在阻挡膜51上以及在堆叠的选择元件层11X、存储器元件层12X、阻挡金属膜45和掩模46的侧面和顶表面上形成SiN膜47。接下来，例如使用CVD方法在SiN膜47上形成低K膜，并且然后以CMP方法对表面进行平坦化以形成层间绝缘层48。

随后，通过使用镶嵌方法，在逻辑部100A中形成通孔V3和金属膜M4，并且在存储器部100B中形成位线BL。首先，如图11B中所示，使用光刻方法对掩模49进行图案化，并且在设置在逻辑部100A中的金属膜M3上形成到达阻挡膜51的开口48H₅。

接下来，如图11C中所示，首先使用光刻方法对掩模49进行图案化，并且然后通过刻蚀在每个金属膜M3和存储器单元13上形成开口48H₆。随后，通过再次执行刻蚀，在金属膜M3上的阻挡膜51和在存储器单元13上的掩模46一起被刻蚀。这导致金属膜M3和设置在存储器单元13上的阻挡金属膜45暴露。

最终，如图11D中所示，在开口48H₆的侧面和底表面上形成阻挡金属膜50之后，用作通孔V3和金属膜M4的铜(Cu)膜被嵌入到开口48H₆中，并且以CMP方法对形成在层间绝缘层48上的铜膜进行抛光以去除该铜膜，从而使表面平坦化。

在上述第一实施例中描述的制造方法中，提供用于逻辑部100A中的金属膜M3和通孔V3的耦接以及用于存储器部100B中的存储器单元13(具体地，设置在存储器单元13上的阻挡金属膜45)和位线BL的耦接的开口的工艺由于刻蚀材料或各自膜厚度的差异，难以同时形成这样的开口。

相比之下，在本变形例中，在逻辑部100A的金属膜M3上预先配置膜(阻挡膜51)，该膜确保耐刻蚀性质与形成在存储器单元13上的掩模46的耐刻蚀性质相同。这使得可以在形成开口48H₆的工艺中扩大余裕，这允许增强制造产率。

(6-4、变形例4)

图12是根据本公开的变形例4的存储器设备(存储器设备5A)的截面构造的示意图。在本变形例的存储器设备5A中，例如，存储器单元13A和13B分别设置在构成第一布线层10的金属膜M3和金属膜M4之间以及在构成第一布线层10的金属膜M4和金属膜M5之间。

以这样的方式，本技术允许在不改变构成逻辑电路100的布线层的布线图案的情况下，在不同的布线层之间形成多个存储器单元13。

(6-5、变形例5)

图13是根据本公开的变形例5的存储器设备(存储器设备5B)的截面构造的示意图。在本变形例的存储器设备5B中，存储器单元13A和13B分别设置在第一布线层10和第二布线层20中。

设置在本变形例的存储器设备5B中的存储器单元13A和13B根据形成的布线层的设计规则而尺寸不同。具体地，构成在第一布线层10中形成的存储器单元13A的选择元件11和存储器元件12中的每个的宽度小于构成在第二布线层20中形成的存储器单元13B的选择元件11和存储器元件12中的每个的宽度。通常，在堆叠方向上的厚度相等的情况下，宽度即元件面积较小的存储器元件12呈现出更优异的高速操作，并且元件面积较大的存储器元件12具有较高的可靠性。

如上所述，具有本公开的构造的存储器设备5B允许在不改变构成逻辑电路100的布线层的布线图案的情况下，在一个基板41上混合安装特性不同的存储器单元13A和13B。这允许取决于预期用途混合安装存储器单元，这使得可以进一步增强存储器设备5B的功能能力。

(6-6、变形例6)

图14是根据本公开的变形例6的存储器设备(存储器设备6)的截面构造的示意图。本变形例的存储器设备6具有如下构造，例如在存储器设备1中设置在存储器单元13与位线BL之间的阻挡金属膜45被形成为有意地从存储器单元13上的位置偏移。阻挡金属膜45例如用作存储器单元13的电极，并且以偏移的方式形成阻挡金属膜45导致存储器单元13和阻挡金属膜45之间的接触面积减小以及阻挡金属膜45的电阻值增大。以这样的方式调节阻挡金属膜45的电阻值，可以降低由意外的充电电流致使的存储器单元13的退化。

(6-7、变形例7)

图15是根据本公开的变形例6的存储器设备(存储器设备7)的截面构造的示意图。在本变形例的存储器设备7中，例如，使用镶嵌方法形成设置在存储器设备1中的字线EL和位线BL之间的阻挡金属膜44、存储器单元13和阻挡金属膜45。

如图15中所示，在例如使用镶嵌方法在例如形成在层间绝缘膜81中的开口81H内部依次形成阻挡金属膜44、选择元件11、存储器元件12和阻挡金属膜45的情况下，这些阻挡金属膜44、选择元件11、存储器元件12和阻挡金属膜45形成在开口81H的侧面和底表面上的层中。在提供具有这种构造的存储器单元的情况下，需要形成位线BL以仅与形成在开口81H内部的最内部的阻挡金属膜45接触。

在如上所述使用镶嵌方法填充开口(沟槽)的情况下，由于在中间形成空孔，所以在相关位置处(开口的中间)形成相对地薄的刻蚀停止膜83。通过在本变形例中利用这种情况，如图15中所示，在层间绝缘膜81上形成刻蚀停止膜83，并且然后使用各向异性刻蚀形成开口45H。这确保了仅刻蚀空孔部分，从而使得可以以自对准的方式形成构成位线BL的开口H。

至此，已经参考第一至第五实施例以及其变形例1至7描述了本公开；然而，本公开的内容不限于上述实施例等，并且可以以各种方式进行修改。例如，上述实施例等例示了要构成的选择元件11设置在字线WL侧并且存储器元件12设置在位线BL侧的情况。然而，这不是限制性的；存储器元件12可以配置在字线WL侧，并且选择元件11可以配置在位线BL侧。

此外，在本公开的存储器设备1、2A、2B、3A、3B、4A、4B、5A、5B、6和7中的任何一个中，要形成存储器单元13的布线层之间的位置不受限制。例如，存储器单元13可以形成在金属膜M2与金属膜M3之间，或者可以形成在金属膜M8与金属膜M9之间。另外，上述实施例等例示了电阻随机存取存储器元件被用作存储器元件12的情况。然而，这不是限制性的；例如，可以使用自旋注入存储器元件。要注意的是，与电阻随机存取存储器元件相比较，自旋注入存储器元件难以进行微细加工。因此，在使用自旋注入存储器元件的情况下，优选在第二布线层20或第三布线层30的通孔V6至V9部分的任一处设置自旋注入存储器元件。

要注意的是，本文中描述的效果仅仅是示例性的。本公开的效果不限于本文中描述的效果。本公开的内容可以具有除本文中描述的那些效果之外的任何效果。

此外，例如，本公开可以具有以下构造。

(1)

一种存储器设备，包括：

逻辑电路，其中堆叠有包括布线间距不同的布线层的多个层；以及

存储器元件，设置在所述多个布线层之间。

(2)

根据(1)所述的存储器设备，其中，选择元件和存储器元件一起设置在所述多个布线层之间。

(3)

根据(1)或(2)所述的存储器设备，其中，

所述逻辑电路包括逻辑部以及其中形成所述存储器元件的存储器部，并且

所述逻辑部和所述存储器部具有相同的布线结构。

(4)

根据(1)至(3)中的任一项所述的存储器设备，其中，在所述多个布线层中，按顺序堆叠第一布线层和第二布线层，所述第一布线层为布线间距密集的多个布线层堆叠而成，所述第二布线层为比所述第一布线层的布线间距稀疏的布线间距的多个布线层堆叠而成。

(5)

根据(4)所述的存储器设备，其中

所述存储器元件与选择元件一起构成存储器单元，并且

所述存储器单元设置在堆叠在所述第一布线层中的两个布线之间。

(6)

根据(4)所述的存储器设备，其中

所述存储器元件与选择元件一起构成存储器单元，并且

在所述存储器单元中，所述存储器元件设置在堆叠在所述第一布线层内的三个布线中的一方的布线之间，并且所述选择元件设置在另一方的布线之间。

(7)

根据(4)或(5)所述的存储器设备，其中

所述存储器元件与选择元件一起构成存储器单元，并且

所述存储器单元和导电膜在堆叠在所述第一布线层内的两个布线之间堆叠。

(8)

根据(4)、(5)或(7)中的任一项所述的存储器设备，其中

所述存储器元件与选择元件一起构成存储器单元，并且

所述存储器单元设置在所述第一布线层内的多个布线之间。

(9)

根据(4)所述的存储器设备，其中

所述存储器元件与选择元件一起构成存储器单元，并且

所述存储器单元设置为跨越所述第一布线层和所述第二布线层。

(10)

根据(9)所述的存储器设备，其中，存储器元件设置在所述第二布线层侧，并且所述选择元件设置在所述第一布线层侧。

(11)

根据(4)至(10)中的任一项所述的存储器设备，其中

所述存储器元件与选择元件一起构成存储器单元，并且

所述存储器单元分别设置在所述第一布线层内的布线之间和所述第二布线层内的布线之间。

(12)

根据(2)至(11)中的任一项所述的存储器设备，其中

所述多个布线层中的每个布线层包括多个布线，以及

保护膜形成在所述存储器元件和所述选择元件的侧面上，所述存储器元件和所述选择元件设置在包括所述多个布线的布线层的一个布线上，所述保护膜形成在与所述一个布线相同的布线层内并且与设置在构成所述逻辑电路的布线上的刻蚀停止膜是连续的。

(13)

根据(1)至(12)中的任一项所述的存储器设备，其中，所述存储器元件为电阻变化存储器元件或自旋注入存储器元件。

(14)

一种制造存储器设备的方法，该方法包括：

通过堆叠包括布线间距不同的层的多个布线层来形成逻辑电路；以及

在所述多个布线层之间形成存储器元件。

(15)

根据(14)所述的制造存储器设备的方法，其中

所述多个布线层中的每个布线层包括多个布线，

所述方法包括

在包括所述多个布线的布线层的一个布线上形成包括所述存储器元件和选择元件的存储器单元，以及

此后，在与所述一个布线形成在相同的布线层内的另一布线上形成连接所述多个布线层之间的通孔。

(16)

根据(15)所述的制造存储器设备的方法，在所述一个布线上形成所述存储器单元之后，还包括：一并地形成刻蚀停止膜和保护膜，在所述另一布线上形成所述通孔时使用所述刻蚀停止膜，所述保护膜覆盖所述存储器元件的侧面。

(17)

根据(15)或(16)所述的制造存储器设备的方法，还包括：

在所述一个布线上形成所述选择元件；并且

此后，在所述选择元件和所述另一布线上一并地形成阻挡金属膜，从而在所述选择元件和所述另一布线上形成膜厚度不同的阻挡金属膜。

(18)

根据(15)至(17)中的任一项所述的制造存储器设备的方法，还包括：在包括所述多个布线的布线层的一个布线上以及在所述存储器单元上形成包括彼此不同的材料的刻蚀停止膜。

本申请要求于2017年5月31日向日本专利局提交的日本在先专利申请JP2017-107840的优先权，该日本在先专利申请的全部内容通过引用并入本申请。

本领域的技术人员应当明白，取决于设计要求和其它因素可以发生各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内。