阅读说明：本技术 半导体装置及半导体芯片 (Semiconductor device and semiconductor chip ) 是由 鹰巢博昭 于 2019-06-25 设计创作，主要内容包括：本发明涉及半导体装置及半导体芯片。半导体装置包括：平坦区域,其形成在半导体衬底的表面,该平坦区域的外周形状具有区域边和区域倒角部；外周区域,其以与平坦区域不同的同样的高度包围平坦区域；多个相似形状或相同形状的半导体元件,它们形成在平坦区域上；及配线金属,其经由形成在半导体元件上的第2绝缘膜的接触孔而将多个半导体元件连接。提供一种能够提高半导体元件的相对精度,并提高半导体集成电路装置的成品率的半导体装置。(The present invention relates to a semiconductor device and a semiconductor chip. The semiconductor device includes: a flat region formed on a surface of the semiconductor substrate, an outer peripheral shape of the flat region having a region side and a region chamfered portion; a peripheral region surrounding the flat region at the same height as the flat region; a plurality of semiconductor elements of similar or identical shape formed on the flat region; and a wiring metal for connecting the plurality of semiconductor elements through the contact hole of the 2 nd insulating film formed on the semiconductor elements. A semiconductor device is provided which can improve the relative accuracy of semiconductor elements and the yield of semiconductor integrated circuit devices.)

半导体装置及半导体芯片

技术领域

本发明涉及半导体装置及半导体芯片。

背景技术

在搭载于半导体衬底的模拟IC这样的半导体集成电路装置中，多数情况下使用将多个具有相同或相似形状的半导体元件组合而成的半导体装置，利用多个半导体元件的较高的相对精度而将输出特性高精度化。例如，电压检测器利用电压比较器来比较泄放(bleeder)电阻电路所输出的电源电压的分压电压和基准电压，当电源电压达到规定的检测电压时输出信号电压。在一般情况下，泄放电阻电路作为将多个相同形状的薄膜电阻元件组合而成的电路，与其电阻值之比对应地对所施加的电压进行分压后输出。当薄膜电阻元件的相对精度较低时，泄放电阻电路所输出的分压电压偏离期望的值，产生检测电压的偏移。因此，在泄放电阻电路中，用于将电源电压分压的薄膜电阻元件的电阻值的相对精度极其重要，为此需要提高多个相同形状的薄膜电阻元件的形状的相对精度。

专利文献1中公开了如下的技术：根据半导体衬底面内的半导体集成电路装置的特性变动倾向来预测由半导体工艺的工序偏差引起的薄膜电阻元件的电阻值的相对精度偏差，并根据其结果而微调(Trimming)调整泄放电阻电路，从而提高半导体集成电路装置的成品率。

现有技术文献

专利文献

专利文献1：日本特开2008-198775号公报

对于专利文献1所示的用于提高半导体集成电路装置的成品率的技术而言，在半导体衬底面内的半导体集成电路装置的特性的变动倾向在任何半导体衬底中也始终为相同的倾向的情况下是有效的。但是，在利用旋涂器(Spin coater)而在半导体衬底表面形成光致抗蚀剂并加工半导体元件的半导体集成电路装置中，根据半导体元件的周围的布局、半导体衬底表面的台阶的大小，光致抗蚀剂膜厚的倾向发生变化。并且，其膜厚倾向的变化对半导体元件的相对精度产生的影响大，因此半导体集成电路装置的特性变动倾向容易改变。

因此，为了提高半导体集成电路装置的成品率，需要根据半导体集成电路装置的布局、台阶的大小等而改变微调等调整方法。另外，光致抗蚀剂的膜厚倾向对于经时的品质变化、装置结构及其状态也敏感，因此为了对此进行应对，需要高度的调整和复杂的管理。

发明内容

本发明是鉴于上述的点而研发的，本发明的目的在于提供一种形成有如下的半导体装置及半导体集成电路装置的半导体芯片：提高构成半导体装置的具有多个相同或相似形状的半导体元件的相对精度，在无需进行微调等中的高度的调整、复杂的管理的情况下，能够提高半导体集成电路装置的成品率。

为了达到上述目的，本发明的半导体装置采用以下的手段。

即，一种半导体装置，其特征在于，其包括：平坦区域，其设于形成在半导体衬底的表面的第1绝缘膜上，在俯视观察时，该平坦区域的外周形状具有区域边和所述区域边之间的区域倒角部；外周区域，其包围所述平坦区域，且高度与所述平坦区域的高度不同；多个半导体元件，它们具有相似形状或相同形状，且从所述外周区域隔开规定的距离以上而形成在所述平坦区域上；第2绝缘膜，其形成在所述多个半导体元件上；接触孔，其形成在所述多个半导体元件上的所述第2绝缘膜；及配线金属，其形成在所述接触孔上，将所述多个半导体元件连接。

根据本发明，通过形成将半导体元件形成在具有区域边和区域倒角部的外周形状的平坦区域上，并在平坦区域的外周具备与该平坦区域高度不同的外周区域的半导体装置，能够提高具有相同或相似形状的多个半导体元件的相对精度，在无需高度的调整的情况下，能够提高半导体集成电路装置的成品率。

附图说明

图1是本发明的第1实施方式的半导体装置的示意性俯视图。

图2是第1实施方式的半导体装置的示意性截面图。

图3是构成图1、图2的半导体装置的泄放电阻电路的电路图。

图4的(a)、图4的(b)是示出在第1实施方式中涂布于半导体衬底的光致抗蚀剂的流动的示意性俯视图。

图5是本发明的实施方式的电压检测器的电路框图。

图6是本发明的实施方式的电压调节器的电路框图。

图7是本发明的第2实施方式的半导体装置的示意性截面图。

图8的(a)、图8的(b)是示出本发明的第3实施方式中涂布于半导体衬底的光致抗蚀剂的流动的示意性俯视图。

图9是第3实施方式的半导体装置的示意性截面图。

图10是示出涂布于以往的半导体衬底的光致抗蚀剂的条纹(Striation)的示意性俯视图。

图11的(a)、图11的(b)是示出涂布于以往的半导体衬底的光致抗蚀剂的流动的示意性俯视图。

(符号说明)

1：电源端子；2：接地端子；3：输出端子；10、20、30、40：半导体衬底；11、21、31：平坦区域；11a、31a：区域边；11b、31b：区域倒角部；12、22、32：外周区域；13、23、33：薄膜电阻元件；14：接触孔；15a、15b、15c、15d：配线金属；16、26、36：泄放电阻电路；17、27、37：第1绝缘膜；18、28、38：第2绝缘膜；19、29、39：钝化膜；27a：导电膜；27b：基底绝缘膜；91：基准电压电路；92：电压比较器；93：P沟道型晶体管；94：N沟道型晶体管；95：误差放大器；101、301、401：半导体芯片；301a：芯片边；301b：芯片倒角部；102、302、402：划线(Scribe)区域；400：高台阶图案。

具体实施方式

在对本发明的实施方式进行说明之前，为了容易理解实施方式，对由本发明的发明者发现的形成在半导体衬底上的由粘性体构成的半导体材料的膜厚偏差和由该膜厚偏差导致的对半导体元件的相对精度的影响进行说明。

图10是示出在用于加工形成以往的半导体元件的光刻工序中，在将光致抗蚀剂这样的粘性体通过旋涂器而涂布到半导体衬底40的表面时发生条纹的情况下的半导体衬底表面的外观的示意性俯视图。对于条纹而言，在中心滴下光致抗蚀剂并使载置台(stage)旋转时出现的光致抗蚀剂的厚度的差异以纹理、色彩的差异来呈现出该条纹。在图10中，区域410、420、430是与其他的区域相比光致抗蚀剂的膜厚厚或其偏差大的区域。

当光致抗蚀剂膜厚出现偏差时，通过曝光时的照射光的驻波效果等，即便采用相同形状的光掩膜图案，加工后的抗蚀图案的线宽、形状出现偏差。因此，在具有相同或相似形状的多个半导体元件的形成中，根据各个半导体元件上的抗蚀剂膜厚的偏差，这些线宽、形状发生变化，且相对精度下降。并且，由此发生由多个半导体元件构成的半导体装置的输出特性的偏移。

这样的光致抗蚀剂膜厚的偏差依赖于形成于半导体衬底表面的台阶的高低、其图案的形状。图11的(a)、图11的(b)是针对图10所示的半导体衬底40的中心示出右上的区域440a和下方的区域440b的各个平面的模样的示意性俯视图。例如，当在由半导体衬底40的划线区域402包围的半导体芯片401内存在高度比周边高的高台阶图案400时，在通过旋涂器而形成了光致抗蚀剂的情况下，想必会出现如下说明的条纹。

在图11的(a)中，对于从半导体衬底40的中心朝向外周的虚线箭头的光致抗蚀剂的流动，高台阶图案400的角部面对。并且，在该角部附近光致抗蚀剂的流动分流，在半导体衬底40的外周方向上发生流动的紊乱。光致抗蚀剂膜厚按照虚线箭头的密度而变动大。

另外，在图11的(b)中，对于虚线箭头的光致抗蚀剂的流动，高台阶图案400的角部不面对，而是一边面对，因此，在光致抗蚀剂的流动中不易发生紊乱。因此，高台阶图案400上及其周围的抗蚀剂膜厚的变动少。

半导体集成电路中的图案通常形成为由相对于定向平面(Orientation flat)而平行或垂直的边构成。因此，图10的区域410、420、430这样的、在纸面上在半导体衬底40上的倾斜地设置的区域中，图案角部始终与半导体衬底40的中心面对，因此，容易产生光致抗蚀剂膜厚的偏差。另一方面，在纸面上在半导体衬底40的上下左右的位置处，图案的角部与中心不面对，因此不易产生光致抗蚀剂膜厚的偏差。

半导体装置内的光致抗蚀剂的膜厚偏差对于相同光致图案的多个半导体元件产生线宽、形状偏差，导致相对精度下降。本发明是基于这样的见解，为了抑制半导体元件上的光致抗蚀剂的膜厚偏差而研发的。

下面，关于本发明的实施方式，适当参照附图而进行详细说明。为了容易理解本发明的特征，关于以下的说明中使用的附图，有时将一部分省略或放大图示，并且有时与实际的尺寸比例不同。

(第1实施方式)

下面，对第1实施方式的半导体装置进行说明。

图1是示出本发明的第1实施方式的半导体装置100的示意性俯视图，以透视的方式示出一部分特征性部分。另外，图2为在图1中沿着A-A’线而切断半导体装置100的情况下的示意性截面图。

第1实施方式的半导体装置100具备形成在半导体衬底10上的平坦区域11和设于该平坦区域11的周围的外周区域12。在俯视观察时，平坦区域11具有八边形的外周形状，该八边形的外周形状具有4个区域边11a和4个区域倒角部11b，在纸面左右方向、上下方向及斜方向上，平坦区域11相对于外周区域12具有基于8个边的边界线。

由具有相同形状的多个多晶硅构成的薄膜电阻元件13以一定间隔排列地形成在平坦区域11上。薄膜电阻元件13从8个边界线分别在左右方向上隔开距离x₁及距离x₅而形成，并在上下方向上隔开距离x₇及距离x₃而形成，并在斜方向上隔开距离x₂、x₄、x₆及距离x₈而形成。在这些薄膜电阻元件13上形成有第2绝缘膜18，在该第2绝缘膜18中在薄膜电阻元件13的一个端部和另一个端部上形成有接触孔14。薄膜电阻元件13经由接触孔14而通过配线金属15a、15b、15c、15d来相互连接，构成泄放电阻电路16。如图2所示，在第2绝缘膜18上形成有钝化膜19。接着，对第1实施方式中的半导体装置100的特征性结构要素进行说明。

如图2所示，平坦区域11利用作为元件分离膜的LOCOS(Local Oxidation ofSilicon：硅的局部氧化)氧化膜的上表面，在第1绝缘膜17中形成于比外周区域12高的位置。第1绝缘膜17为了将薄膜电阻元件13与半导体衬底10之间绝缘分离，抑制寄生电容，而选择了元件分离膜，但只要具备同样的功能，则不限于此。

如图1所示，平坦区域11形成为在用于加工薄膜电阻元件的光致抗蚀剂形成中抑制旋涂器的影响的平面布局。即，在旋涂器中与从半导体衬底10的中心流入的斜方向的光致抗蚀剂的流动对置的角部被排除，从而抑制光致抗蚀剂的流动的紊乱和由此引起的膜厚的偏差。另外，在平坦区域11中，由区域边11a和区域倒角部11b构成的任何角部的内角均成为90度以上的钝角，因此对于来自其他方向的抗蚀剂的流动，也能够抑制其紊乱。

外周区域12具有与平坦区域11相同的外周形状，并无缝地包围平坦区域11的外周，形成为低于平坦区域11的同样的高度。在图2中，将用于元件分离的LOCOS氧化膜的上表面作为平坦区域11，将外周区域12作为LOCOS氧化膜非形成区域，从而平坦区域11与外周区域12之间的高度y₁成为LOCOS氧化膜台阶的大小。外周区域12是为了如下目的而设置的：在用于薄膜电阻元件13的光致抗蚀剂形成中使从半导体衬底中心经由半导体衬底表面上的表面台阶而流动过来的抗蚀剂的膜厚偏差通过相同高度的区域从而实现缓和。因此，也可以将外周区域12设置为与平坦区域同样地高。

另外，如图1所示，优选为，外周区域12的外侧的形状构成与平坦区域11相同的形状，其各边配置为与平坦区域11的外周的各边平行，但不限于此。外周区域12的宽度作为缓和从半导体衬底10的中心流入的光致抗蚀剂的膜厚偏差的程度，形成为数μm到十几μm的宽度即可。

薄膜电阻元件13为由导入杂质而被赋予导电率的多晶硅薄膜形成，并具有由其导电率和宽度及长度决定的电阻值的电阻元件。在图1中，这样的多个薄膜电阻元件的宽度、长度等平面形状形成为完全相同。由此，各个电阻元件同等地接受薄膜电阻元件13的蚀刻加工工艺时的形状偏差，因此即便电阻值的绝对值出现偏差，也能够将薄膜电阻元件13彼此的电阻比率保持为基于形状比的恒定值。这样，相对精度高(电阻比率接近理想值)的薄膜电阻元件13有效地提高半导体集成电路装置的成品率。另外，为了在形成薄膜电阻元件13时确保稳定的光致抗蚀剂膜厚，这些薄膜电阻元件13将与平坦区域11的各个区域边之间的距离(x₁～x₈)形成为规定的距离以上。

泄放电阻电路16是用配线金属15a、15b、15c及15d将多个相同形状的薄膜电阻元件13连接的电路，将施加的电压分压为规定的比率而输出其分压电压。图3是通过配线金属15a、15b、15c、15d而将薄膜电阻元件13连接的情况下的泄放电阻电路16的电路图。当向端子A与端子C之间施加了电压时，根据由多个薄膜电阻元件13的导电率和形状决定的电阻R1的电阻值的比率，比端子B更高精度地输出施加电压值的1/3的分压电压值。

泄放电阻电路16配置在平坦区域11的中央，从八边形的平坦区域11的各边分别隔开距离x₁～x₈而形成。设置这些距离是为了缓和在用于形成薄膜电阻元件13的光致抗蚀剂涂布中，在平坦区域11与外周区域12之间的台阶部处产生的光致抗蚀剂膜厚的变动。

当自该台阶部的距离足够长时，光致抗蚀剂膜厚在薄膜电阻元件上恒定。另一方面，当该距离短时，薄膜电阻元件上的光致抗蚀剂的膜厚发生变动，由于曝光时的驻波的影响，而发生薄膜电阻体的宽度、长度的变动。因此，难以形成相同形状的薄膜电阻元件。并且，泄放电阻电路16输出的分压相对精度下降，半导体集成电路装置的成品率下降。为了薄膜电阻元件13的形状的稳定化，将距离x₁～x₈形成为足够的长度，在为了形成薄膜电阻元件而涂布光致抗蚀剂时，在平坦区域11上完全不配置使用了多晶硅薄膜的晶体管、配线、熔丝等结构物而保持平坦的状态是非常重要的。

为光致抗蚀剂膜厚的稳定化而所需的距离x₁～x₈与该光致抗蚀剂的膜厚及图2所示的高度y₁的大小相关。即，可知随着台阶变小，为膜厚稳定化而所需的距离也变短。另外，该距离与形成薄膜电阻元件13时的光致抗蚀剂的膜厚相关。因此，距离x₁～x₈基于所选定的制造工艺条件而设定。

另外，虽然未图示，在半导体衬底10内的第1绝缘膜17的下面，根据需要而形成阱区等，通过将该区固定为恒定电位，从而通过电场效应而使由多晶硅构成的薄膜电阻元件13的电阻值稳定。阱区的电位例如优选固定为向半导体集成电路装置施加的接地电压Vss或电源电压Vdd。

图4的(a)、图4的(b)是将搭载了具有第1实施方式的平坦区域11及外周区域12的半导体装置100的半导体芯片101隔着划线区域102而配置于半导体衬底10的局部示意性俯视图，仅示出特征性的部分。图4的(a)、图4的(b)的半导体衬底10中的位置分别相当于图10中的区域440a、440b。如图4的(a)所示，平坦区域11对于从由虚线箭头所示的斜左下方向流动过来的光致抗蚀剂，不存在所面对的90度的角部，因此与图4的(b)同样地在膜厚分布上难以发生紊乱。因此，能够提高平坦区域11上的薄膜电阻元件形成预定区域上的光致抗蚀剂膜厚的均匀性，并在提高多个薄膜电阻元件的相对精度的同时提高半导体集成电路装置的成品率。

为了将图4的(a)中的光致抗蚀剂膜厚的均匀性和图4的(b)中的光致抗蚀剂膜厚的均匀性同样地提高，优选使平坦区域11中的斜方向的4个边的长度和上下左右方向的4个边的长度一致。此时，图1中的x₂、x₄、x₆、x₈的长度比x₁、x₃、x₅、x₇的长度短。因此，将x₂、x₄、x₆、x₈的长度设定为不受到光致抗蚀剂的膜厚变动的影响的足够的长度。

通过构成为如上所述的结构，如图4的(a)、图4的(b)所示，在用于形成薄膜电阻元件的光刻工序中，能够提高在半导体衬底上的任意位置处的薄膜电阻元件上的光致抗蚀剂膜厚均匀性，并提高薄膜电阻元件的相对精度。

接下来，对搭载了第1实施方式的半导体装置的半导体集成电路装置进行说明。

图5是搭载了第1实施方式的泄放电阻电路的电压检测器101a的示意电路框图。

电压检测器101a具备泄放电阻电路16、基准电压电路91、电压比较器92、P沟道型晶体管93、N沟道型晶体管94。并且是如下的模拟IC：相对于向接地端子2施加的接地电压Vss，向电源端子1施加的电源电压Vdd发生变动，达到规定的检测电压时，从输出端子3输出输出电压Vout作为检测信号。

从端子A输入电源电压Vdd，从端子C输入接地电压Vss的泄放电阻电路16从端子B输出该两个电压差的分压电压。电压比较器92将泄放电阻电路16所输出的分压电压和基准电压电路91所输出的基准电压的比较结果作为电压而输出。由P沟道型晶体管93和N沟道型晶体管94构成的输出电路基于由电压比较器92输出的电压而输出输出电压Vout作为检测信号。因此，通过采用第1实施方式的泄放电阻电路16，能够提高电源电压的分压精度，并提高电压检测器101a的检测精度。

图6是搭载有第1实施方式的泄放电阻电路的电压调节器101b的示意电路框图。

电压调节器101b具备泄放电阻电路16、基准电压电路91、误差放大器95、P沟道型晶体管93。并且是如下的模拟IC：即便相对于施加到接地端子2的接地电压Vss，施加到电源端子1的电源电压Vdd发生变动，也从输出端子3输出规定的恒定电压作为输出电压Vout。

当相对于输入到端子C的接地电压Vss，输入到端子A的输出电压Vout发生变动时，泄放电阻电路16从端子B输出的分压电压发生变动。误差放大器95将该分压电压与基准电压电路91所输出的基准电压之差的电压放大而输出。并且控制为，误差放大器95根据该输出电压而调整P沟道型晶体管93的栅极电压，抑制输出电压Vout的变动。因此，通过采用第1实施方式的泄放电阻电路16，能够提高输出电压Vout的分压精度，提高电压调节器101b的检测精度。

如以上所述，通过在电压检测器、电压调节器等这样的半导体集成电路装置中采用第1实施方式的泄放电阻电路，能够提高输出电压的精度，提高半导体集成电路装置的成品率。

(第2实施方式)

下面，对第2实施方式的半导体装置进行说明。

图7是示出本发明的第2实施方式的半导体装置200的示意性截面图。在俯视观察时，第2实施方式的结构与图1相同，图7的示意性截面图相当于沿着图1的A-A’线而切断的截面图。

第2实施方式的半导体装置200将形成在半导体衬底20上的基底绝缘膜27b上的形成有导电膜27a的区域作为平坦区域21。另外，在该平坦区域21的周围设有外周区域22，在此处不形成导电膜27a。遍及平坦区域21中的导电膜27a上及外周区域22形成有第1绝缘膜27。在平坦区域21上，由具有相同形状的多个多晶硅构成的薄膜电阻元件23以一定间隔排列地形成。平坦区域21及薄膜电阻元件23的平面形状与第1实施方式相同。在薄膜电阻元件23上形成有第2绝缘膜28，在该第2绝缘膜28上形成有钝化膜29。多个薄膜电阻元件23经由接触孔(未图示)而由配线金属(未图示)相互连接，构成泄放电阻电路26。下面，在第2实施方式中，相对于对第1实施方式而以特征性部分为中心进行说明。

泄放电阻电路26配置于平坦区域21的中央，从平坦区域21的外周分别隔开距离x而形成。设置这些距离是为了缓和在用于形成薄膜电阻元件23的基于旋涂器的光致抗蚀剂形成中在平坦区域21与外周区域22之间的台阶处产生的光致抗蚀剂膜厚的变动。这样的结构与第1实施方式相同。

平坦区域21是在元件分离膜等基底绝缘膜27b上形成有导电膜27a，进而在该导电膜27a上形成有第1绝缘膜27的区域。平坦区域21以高度y₂设于比外周区域22高的位置，该高度y₂与导电膜27a的厚度实质上相等。

在第1实施方式中，外周区域12和平坦区域11的高度的差异根据也用作元件分离膜的LOCOS氧化膜的厚度而被限制。但是，第2实施方式中的外周区域22和平坦区域21的高度的差异可根据导电膜27a的厚度而任意地设定。因此，第2实施方式具有如下优点：在薄膜电阻元件23的形成中，在为了使光致抗蚀剂膜厚恒定而设定距离x时自由度高。

另外，导电膜27a形成在与外周区域22连续的基底绝缘膜27b上，该基底绝缘膜27b不限于LOCOS氧化膜，也可以是其他的绝缘膜，由此在结构设定中自由度高。

外周区域22为未形成有导电膜27a的区域，包围平坦区域21的整个外周，形成为低于平坦区域21的同样的高度。外周区域22为在基底绝缘膜27b上层叠了第1绝缘膜27的结构，无需将外侧的形状形成为与平坦区域21相同，可以隔着数μm到十几μm的距离而原样形成有其他的半导体元件。

在使用与半导体集成电路装置中使用的MOS晶体管的栅极电极相同的材料而形成导电膜27a时，不增加制造工序而方便。并且，通过将导电膜27a的电位固定不变，从而能够通过电场效应而使由多晶硅构成的薄膜电阻元件23的电阻值稳定。例如，优选将导电膜27a的电位固定为接地电压Vss或电源电压Vdd。

通过构成为以上这样的结构，从而与第1实施方式中的图4的(a)、图4的(b)同样地，在用于形成薄膜电阻元件的光刻工序中，能够提高薄膜电阻元件上的光致抗蚀剂膜厚的均匀性，且提高薄膜电阻元件的相对精度。另外，能够任意地设定平坦区域和外周区域的高度的差异，因此能够任意地控制从平坦区域的外周到泄放电阻电路的距离。

(第3实施方式)

下面，对第3实施方式的半导体装置及半导体集成电路装置进行说明。

图8的(a)、图8的(b)是将搭载有表示本发明的第3实施方式的半导体装置300的半导体芯片301隔着划线区域302而搭载到半导体衬底30上的情况下的局部示意性俯视图，仅示出一部分的特征性的部分。图8的(a)、图8的(b)的半导体衬底30中的位置分别相当于图10中的区域440a、440b。另外，图9是在图8的(b)中将半导体芯片301及划线区域302的一部分沿着B-B’线而切断的情况下的示意性截面图。下面，在第3实施方式中，相对于第1实施方式而以特征性的部分为中心进行说明。

在俯视观察时，半导体装置300的结构与图1相同，包括：平坦区域31，其具有八边形的外周形状，该八边形的外周形状具有4个区域边和4个区域倒角部；及外周区域32，其无缝地包围该平坦区域31且外周形状为八边形的外周形状。如图8的(a)、图8的(b)所示，外周区域32的外周中的各个边与平坦区域31的外周的各个边平行地配置。如图9所示，平坦区域31利用用于元件分离的LOCOS氧化膜的上表面，在第1绝缘膜37中形成于比外周区域32高的位置处。在平坦区域31上形成有薄膜电阻元件33、第2绝缘膜38、钝化膜39。薄膜电阻元件33经由接触孔(未图示)而通过配线金属(未图示)相互连接，构成泄放电阻电路36。由LOCOS氧化膜包围作为LOCOS氧化膜非形成区域的外周区域32外侧。

半导体芯片301在内部形成有半导体集成电路装置，如图8的(a)所示，具备半导体装置300，该半导体装置300具有平坦区域31，该平坦区域31由4个区域边31a和4个区域倒角部31b来形成八边形形状。另外，半导体芯片301的外周形状形成为具有4个芯片边301a和4个芯片倒角部301b的八边形形状，在纸面左右方向、上下方向及斜方向上相对于划线区域302而具有基于8个边的边界线。半导体芯片301的芯片边301a配置为与平坦区域31的区域边31a平行。另外，半导体芯片301的芯片倒角部301b配置为与平坦区域31的区域倒角部31b平行。

划线区域302是在将半导体芯片301单片化时通过切割刀等而切断的区域。为了提高通过切割刀的切断性，半导体衬底30上的绝缘膜一般仅由所需的最低限度的膜构成。因此，在划线区域302中，并非采用LOCOS氧化膜形成区域，而是采用LOCOS氧化膜非形成区域，另外去除了钝化膜39。

如图8的(a)所示，在用于形成薄膜电阻元件的光刻工序中，对于虚线箭头所示的光致抗蚀剂的流动，在平坦区域31中不存在所面对的90度的角部。因此，与图8的(b)相同地，在薄膜电阻元件形成预定区域上的光致抗蚀剂膜厚分布上不易发生紊乱是与第1实施方式相同的。

进而，在第3实施方式中，对于虚线箭头所示的光致抗蚀剂的流动，在半导体芯片301的外周，不存在所面对的基于LOCOS氧化膜的角部。因此，在图8的(a)中，能够抑制光致抗蚀剂到达平坦区域31之前所发生的光致抗蚀剂膜厚分布的紊乱。因此，能够进一步提高薄膜电阻元件形成预定区域上的光致抗蚀剂膜厚均匀性。由此，能够提高多个薄膜电阻元件的相对精度，并提高半导体集成电路装置的成品率。

这样，当针对流入半导体芯片的光致抗蚀剂存在具有90度以下的角部的台阶时，容易发生光致抗蚀剂的膜厚变动。因此，半导体芯片的外周形状不限于八边形，只要芯片边与芯片倒角部所形成的内角为超过90度的角度，则即便是任何形状，也能够有效地抑制光致抗蚀剂的膜厚变动。

另外，当然，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内，可进行各种变更、组合。

例如，在此将图1所示的半导体装置100的平坦区域11形成为具有4个区域倒角部和4个区域边的八边形的形状，但即便形成为具有更多的角部的多边形，也可得到同样的效果。或者，区域倒角部的形状也可以是朝向外周区域呈凸形状的曲线。进而，也可以与区域倒角部同样地，将区域边也形成为朝向外周呈凸形状的曲线，也可以是具有呈圆形或椭圆形的外周形状的平坦区域。

另外，当然，与平坦区域同样地，半导体芯片中的芯片倒角部的形状也可以是朝向划线区域呈凸形状的曲线。

另外，图1中的多个薄膜电阻元件13全部为相同形状，但也可以将大小不同的相似形状的薄膜电阻元件组合而成。在利用这样的相似形状的形状比率而输出分压电压的泄放电阻电路中，本发明能够发挥高效果。

另外，在以上的实施方式中，将半导体元件、半导体装置、半导体集成电路装置分别作为薄膜电阻元件、泄放电阻电路、电压检测器、电压调节器而进行了说明，但不限于此。例如，也可以是半导体元件为存储器元件、图像传感器，半导体装置为存储阵列、摄像装置。即，本发明可适用于要求提高具有相同或相似形状的多个半导体元件的相对精度的半导体装置，能够提高具备该半导体装置的半导体集成电路装置的成品率。