可变电阻存储器装置
阅读说明：本技术 可变电阻存储器装置 (Variable resistance memory device ) 是由 金熙中 李基硕 金根楠 黄有商 于 2019-06-27 设计创作，主要内容包括：公开了一种可变电阻存储器装置,所述可变电阻存储器装置包括：第一导线,在与基底的顶表面平行的第一方向上延伸；存储器单元,在第一导线的侧面上沿第一方向彼此隔开并连接到第一导线；以及第二导线,分别连接到存储器单元。每条第二导线在第二方向上与第一导线隔开。第二方向与基底的顶表面平行并且与第一方向交叉。第二导线在与基底的顶表面垂直的第三方向上延伸,并且在第一方向上彼此隔开。每个存储器单元包括可变电阻元件和选择元件,可变电阻元件和选择元件布置在同一水平处并且在第二方向上水平地布置。(Disclosed is a variable resistance memory device including: a first conductive line extending in a first direction parallel to a top surface of the substrate; memory cells spaced apart from each other in a first direction on a side of the first conductive line and connected to the first conductive line; and second conductive lines respectively connected to the memory cells. Each second conductive line is spaced apart from the first conductive line in the second direction. The second direction is parallel to the top surface of the substrate and intersects the first direction. The second conductive lines extend in a third direction perpendicular to the top surface of the substrate and are spaced apart from each other in the first direction. Each memory cell includes a variable resistance element and a selection element, which are arranged at the same level and horizontally in the second direction.)
该申请要求于2018年6月29日在韩国知识产权局提交的第10-2018-0075153号韩国专利申请和于2019年2月27日在韩国知识产权局提交的第10-2019-0023108号韩国专利申请的优先权，这些韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及可变电阻存储器装置，更具体地，涉及具有三维布置的存储器单元的可变电阻存储器装置。
背景技术
半导体装置已经高度集成，以满足客户对高性能和低制造成本的要求。由于半导体装置的集成度是决定产品价格的重要因素，因此对高集成度的要求越来越高。典型的二维或平面半导体装置的集成度主要由单位存储器单元所占据的面积决定，使得其受用于形成精细图案的技术水平的影响很大。然而，增加图案精细度所需的极其昂贵的处理设备可能对增加二维或平面半导体装置的集成度设置实际限制。为了克服以上限制，已经提出了具有三维布置的存储器单元的三维半导体装置。为了满足半导体存储器装置的高性能和低功耗的发展趋势，目前正在开发下一代半导体存储器装置，例如，MRAM(磁随机存取存储器)和PRAM(相变随机存取存储器)。
发明内容
本发明构思的一些示例实施例提供了一种具有增大的集成度的可变电阻存储器装置及制造其的方法。
根据本发明构思的一些示例实施例，可变电阻存储器装置包括：第一导线，位于基底上并在与基底的顶表面平行的第一方向上延伸；多个存储器单元，在第一导线的侧面上沿第一方向彼此隔开布置，并且连接到第一导线；以及多条第二导线，分别连接到所述多个存储器单元。每条第二导线在第二方向上与第一导线隔开。第二方向与基底的顶表面平行并且与第一方向交叉。所述多条第二导线在与基底的顶表面垂直的第三方向上延伸并且在第一方向上彼此隔开。每个存储器单元包括可变电阻元件和选择元件，可变电阻元件和选择元件布置在距离基底的顶表面的同一水平处并且在第二方向上水平布置。
根据本发明构思的一些示例实施例，可变电阻存储器装置包括：多条第一导线，在与基底的顶表面平行的第一方向上延伸；多条第二导线，在第二方向上与所述多条第一导线隔开，第二方向与基底的顶表面平行并且不同于第一方向，所述多条第二导线在与基底的顶表面垂直的第三方向上延伸并且在第一方向上彼此隔开，所述多条第一导线在第三方向上彼此隔开；以及多个存储器单元，位于在所述多条第一导线与所述多条第二导线之间，并且所述多个存储器单元在第一方向和第三方向上彼此隔开。每个存储器单元连接到所述多条第一导线中的相应的一条第一导线和所述多条第二导线中的相应的一条第二导线。每个存储器单元包括可变电阻元件和选择元件，可变电阻元件和选择元件布置在距离基底的顶表面的同一水平处并且在第二方向上水平布置。
根据本发明构思的一些示例实施例，可变电阻存储器装置包括：第一导线，位于基底上并在与基底的顶表面平行的第一方向上延伸；多个存储器单元和多个垂直介电图案，在第一导线的侧表面上沿第一方向交替布置，每个存储器单元包括可变电阻元件和选择元件，可变电阻元件和选择元件在与基底的顶表面平行且与第一方向不同的第二方向上水平布置；以及多条第二导线，分别连接到所述多个存储器单元。所述多条第二导线在与基底的顶表面垂直的第三方向上延伸并且在第一方向上彼此隔开。
附图说明
图1示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。
图2A示出了示出图1的可变电阻存储器装置的平面图。
图2B示出了沿图2A的I-I'线截取的剖视图。
图3示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的平面图。
图4A、图4B和图4C分别示出了沿图3的A-A'线、B-B'线和C-C'线截取的剖视图。
图5、图7、图9、图11、图13和图15示出了示出根据本发明构思的一些示例实施例的制造可变电阻存储器装置的方法的平面图。
图6A、图8A、图10A、图12A、图14A和图16A分别示出了沿图5、图7、图9、图11、图13和图15的A-A'线截取的剖视图。
图6B、图8B、图10B、图12B、图14B和图16B分别示出了沿图5、图7、图9、图11、图13和图15的B-B'线截取的剖视图。
图10C、图12C、图14C和图16C分别示出了沿图9、图11、图13和图15的C-C'线截取的剖视图。
图17示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。
图18A示出了示出图17的可变电阻存储器装置的平面图。
图18B示出了沿图18A的I-I'线截取的剖视图。
图19示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。
图20A示出了示出图19的可变电阻存储器装置的平面图。
图20B示出了沿图20A的I-I'线截取的剖视图。
图21示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。
图22A示出了示出图21的可变电阻存储器装置的平面图。
图22B示出了沿图22A的I-I'线截取的剖视图。
图23示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。
图24A示出了示出图23的可变电阻存储器装置的平面图。
图24B示出了沿图24A的I-I'线截取的剖视图。
图25示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的平面图。
图26A示出了沿图25的A-A'线截取的剖视图。
图26B示出了沿图25的B-B'线截取的剖视图。
具体实施方式
现在将在下面参照附图详细描述本发明构思的一些示例实施例。
图1示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。图2A示出了示出图1的可变电阻存储器装置的平面图。图2B示出了沿图2A的I-I'线截取的剖视图。
参照图1、图2A和图2B，基底100可以在其上设置有第一导线CL1和与第一导线CL1交叉的第二导线CL2。第一导线CL1可以在平行于基底100的顶表面100U的第一方向D1上延伸。第二导线CL2可以在平行于基底100的顶表面100U并且不同于第一方向D1的第二方向D2上与第一导线CL1隔开，同时在垂直于基底100的顶表面100U的第三方向D3上延伸。第一导线CL1可以在第三方向D3上彼此隔开，并且第二导线CL2可以在第一方向D1上彼此隔开。
存储器单元MC可以设置在第一导线CL1与第二导线CL2之间，并且可以在第一方向D1和第三方向D3上彼此隔开。存储器单元MC可以设置在第一导线CL1与第二导线CL2之间的相应的交点处。每条第一导线CL1可以公共地连接到在第一方向D1上彼此隔开的多个存储器单元MC，且多个存储器单元MC可以连接到相应的第二导线CL2。每条第二导线CL2可以公共地连接到在第三方向D3上彼此隔开的多个存储器单元MC，并且多个存储器单元MC可以连接到相应的第一导线CL1。每个存储器单元MC可以设置在第一导线CL1中的相应的一条与第二导线CL2中相应的一条之间，并且可以连接到相应的第一导线CL1和相应的第二导线CL2。
每个存储器单元MC可以包括可变电阻元件VR和选择元件SW。可变电阻元件VR和选择元件SW可以在第二方向D2上水平布置，并且可以在相应的第一导线CL1和相应的第二导线CL2之间串联连接。可变电阻元件VR可以包括基于电阻变化来存储数据的材料。在某些实施例中，可变电阻元件VR可以包括磁隧道结图案，磁隧道结图案可以包括其磁化方向在一个方向上固定的固定层、其磁化方向可以平行于或反平行于固定层的磁化方向切换的自由层以及位于固定层与自由层之间的隧道势垒层。在这种情况下，存储器单元MC可以包括磁随机存取存储器(MRAM)单元。在其它实施例中，可变电阻元件VR可以包括可基于温度在结晶状态与非晶状态之间可逆地改变其相的材料。例如，可变电阻元件VR可以包括其中Te和Se(硫族元素)中的一种或更多种与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的一种或更多种结合的化合物。可变电阻元件VR可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的一种或更多种，或者包括其中重复堆叠含Ge层(例如，GeTe层)和无Ge层(例如，SbTe层)的超晶格结构。在这种情况下，存储器单元MC可以包括相变随机存取存储器(PRAM)单元。在本发明构思的实施例中，存储器单元MC可以三维布置。例如，存储器单元MC可以布置成多个水平组和多个垂直组。在这种情况下，每个存储器单元可以与水平组中相应的一组和垂直组中相应的一组相关联。多个水平组可以垂直地(即，在第三方向上)堆叠在基底100的顶表面上。多个水平组中的每组可以包括至少两个存储器单元，所述至少两个存储器单元共同地连接到第一导线CL1中的相应的一条。在这种情况下，每个水平组中的至少两个存储器单元中的每个可以连接到第二导线CL2中的相应的一条。每个水平组和第一导线CL1中相应的一条可以布置在距离基底100的顶表面相同的水平面处。多个垂直组可以在第一方向上彼此隔开地布置。多个垂直组中的每组可以包括在第三方向上彼此堆叠的至少两个存储器单元。多个垂直组中的每组中的至少两个存储器单元可以共同地连接到第二导线CL2中的相应的一条。每个垂直组中的至少两个存储器单元中的每个可以连接到第一导线CL1中的相应的一条。
在某些实施例中，选择元件SW可以包括半导体图案SP。半导体图案SP可以包括第一杂质区域SD1、第二杂质区域SD2以及位于第一杂质区域SD1与第二杂质区域SD2之间的沟道区域CH。第一杂质区域SD1、第二杂质区域SD2和沟道区域CH可以在第二方向D2上水平布置，并且第一杂质区域SD1和第二杂质区域SD2可以在第二方向D2上隔着沟道区域CH彼此隔开。半导体图案SP还可以包括在第一杂质区域SD1与沟道区域CH之间的第一子杂质区域L1，并且还可以包括在第二杂质区域SD2与沟道区域CH之间的第二子杂质区域L2。第一杂质区域SD1和第一子杂质区域L1可以与沟道区域CH具有不同的导电类型，并且第一杂质区域SD1可以具有比第一子杂质区域L1的杂质浓度大的杂质浓度。第二杂质区域SD2和第二子杂质区域L2可以与沟道区域CH具有不同的导电类型，并且第二杂质区域SD2可以具有比第二子杂质区域L2的杂质浓度大的杂质浓度。第一杂质区域SD1和第二杂质区域SD2以及第一子杂质区域L1和第二子杂质区域L2可以具有相同的导电类型。半导体图案SP可以包括例如硅、锗、硅锗或铟镓锌氧化物(IGZO)。第一杂质区域SD1和第二杂质区域SD2以及第一子杂质区域L1和第二子杂质区域L2可以包括例如N型杂质或P型杂质。
每个存储器单元MC还可以包括在可变电阻元件VR与选择元件SW之间的电极EP。电极EP可以将可变电阻元件VR和选择元件SW彼此电连接，并且可以防止可变电阻元件VR和选择元件SW之间的直接接触。电极EP可以包括导电材料，例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或更多种。在某些实施例中，每个存储器单元MC还可以包括在选择元件SW与相应的第一导线CL1(或相应的第二导线CL2)之间的第一欧姆图案S1、在选择元件SW与电极EP之间的第二欧姆图案S2、在电极EP与可变电阻元件VR之间的第三欧姆图案S3、以及在可变电阻元件VR与相应的第二导线CL2(或相应的第一导线CL1)之间的第四欧姆图案S4。第一欧姆图案S1至第四欧姆图案S4可以包括金属硅化物。
选择线SWL可以设置在第一导线CL1与第二导线CL2之间，并且可以连接到存储器单元MC。选择线SWL可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。每条选择线SWL可以公共地连接到在第三方向d3上彼此隔开的相应的存储器单元MC。每条选择线SWL可以连接到相应的存储器单元MC中的每个的选择元件SW(例如，半导体图案SP)。半导体图案SP可以具有在第一方向D1上彼此面对的侧表面LS，并且每条选择线SWL可以设置在半导体图案SP的侧表面LS中的相应的一个上。每条选择线SWL可以包括与半导体图案SP的沟道区域CH相邻的栅电极GE，并且还可以包括在栅电极GE与半导体图案SP的沟道区域CH之间的栅极介电层GI。在某些实施例中，每个存储器单元MC的半导体图案SP可以置于选择线SWL中的一对选择线SWL之间。一对选择线SWL可以设置在半导体图案SP的相应的侧表面LS上。在这种情况下，一对选择线SWL可以被配置为接收相同的电压。在示例实施例中，每条第一导线CL1可以根据开关元件SW是否导通而电连接到相应的可变电阻元件VR。每条第二导线CL2可以电连接到相应的可变电阻元件VR。在示例实施例中，每条第二导线CL2可以与相应的可变电阻元件VR接触，或者导电材料可以置于每条第二导线CL2与相应的可变电阻元件VR之间。在这种情况下，第一导线CL1可以被称为位线，通过该位线可以将数据写入存储器单元MC或从存储器单元MC读取数据。第二导线CL2可以被称为公共电极。
图3示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的平面图。图4A、图4B和图4C分别示出了沿图3的A-A'、B-B'和C-C'线截取的剖视图。
参照图3、图4A、图4B和图4C，堆叠结构SS可以设置在基底100上。基底100可以包括半导体基底。基底100还可以包括形成在半导体基底上的薄层，但是本发明构思不限于此。堆叠结构SS可以在平行于基底100的顶表面100U的第一方向D1上延伸。基底100上可以在堆叠结构SS的相对侧上设置有隔离介电图案130。隔离介电图案130可以相应地覆盖堆叠结构SS的相对侧表面SS_S。隔离介电图案130可以在第一方向D1上延伸，并且可以在平行于基底100的顶表面100U并不同于第一方向D1的第二方向D2上彼此隔开。隔离介电图案130可以在第二方向D2上隔着堆叠结构SS彼此隔开。隔离介电图案130可以包括例如氧化物、氮化物和氮氧化物中的一种或更多种。
堆叠结构SS可以包括在垂直于基底100的顶表面100U的第三方向D3上交替堆叠的介电层110和第一导线CL1。介电层110中最下面的一层可以置于基底100与第一导线CL1中最下面的一条之间，但是本发明构思不限于此。
第一导线CL1可以在第一方向D1上延伸。第一导线CL1可以包括第一子导线CL1a和第二子导线CL1b。第一子导线CL1a可以在第一方向D1上延伸并且在第三方向D3上彼此隔开。第一子导线CL1a可以通过其间的介电层110彼此分开。第二子导线CL1b可以在第一方向D1上延伸并且在第三方向D3上彼此隔开。第二子导线CL1b可以通过其间的介电层110彼此分开。第二子导线CL1b可以在第二方向D2上与第一子导线CL1a隔开。隔离介电图案130中的一个可以覆盖第一子导线CL1a的侧表面和第一子导线CL1a之间的介电层110的侧表面。隔离介电图案130中的另一个可以覆盖第二子导线CL1b的侧表面和第二子导线CL1b之间的介电层110的侧表面。第一子导线CL1a中的一条和第二子导线CL1b中的一条可以在介电层110中的相应的一层上沿第二方向D2彼此水平隔开。
堆叠结构SS可以包括在第一子导线CL1a与第二子导线CL1b之间的第二导线CL2。第二导线CL2可以在第三方向D3上延伸并且在第一方向D1上彼此隔开。第二导线CL2可以与第一子导线CL1a和第二子导线CL1b交叉。第二导线CL2中的每条可以穿透介电层110。第一导线CL1和第二导线CL2可以包括金属(例如，铜、钨或铝)和金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的一种或更多种。介电层110可以包括例如氮化硅。
堆叠结构SS可以包括在第一子导线CL1a与第二子导线CL1b之间的垂直介电图案120。垂直介电图案120可以在第三方向D3上延伸并且在第一方向D1上彼此隔开。第二导线CL2和垂直介电图案120可以在第一子导线CL1a与第二子导线CL1b之间沿第一方向D1交替布置。第二导线CL2中的每条可以置于在第一方向D1上彼此相邻的垂直介电图案120之间。当在平面上观看时，每个垂直介电图案120可以具有在第二方向D2上延伸的线性形状。每个垂直介电图案120可以穿透介电层110。垂直介电图案120可以包括例如氧化物、氮化物和氮氧化物中的一种或更多种。
堆叠结构SS可以包括位于第一导线CL1与第二导线CL2之间的相应的交点处的存储器单元MC。存储器单元MC可以包括位于第一子导线CL1a与第二导线CL2之间的相应的交点处的第一存储器单元MC1，并且还包括位于第二子导线CL1b与第二导线CL2之间的相应的交点处的第二存储器单元MC2。第一存储器单元MC1可以在第一子导线CL1a与第二导线CL2之间在第一方向D1和第三方向D3上彼此隔开。每条第一子导线CL1a可以公共地连接到在第一方向D1上彼此隔开的相应的第一存储器单元MC1，并且所述相应的第一存储器单元MC1可以连接到相应的第二导线CL2。在第一方向D1上隔开的第一存储器单元MC1可以通过其间的垂直介电图案120彼此分开。每条第二导线CL2可以公共地连接到在第三方向D3上彼此隔开的相应的第一存储器单元MC1，并且所述相应的第一存储器单元MC1可以连接到相应的第一子导线CL1a。在第三方向D3上隔开的第一存储器单元MC1可以通过其间的介电层110彼此分开。
第二存储器单元MC2可以在第二子导线CL1b与第二导线CL2之间在第一方向D1和第三方向D3上彼此隔开。每条第二子导线CL1b可以公共地连接到在第一方向D1上彼此隔开的相应的第二存储器单元MC2，并且所述相应的第二存储器单元MC2可以连接到相应的第二导线CL2。在第一方向D1上隔开的第二存储器单元MC2可以通过其间的垂直介电图案120彼此分开。每条第二导线CL2可以公共地连接到在第三方向D3上彼此隔开的相应的第二存储器单元MC2，并且所述相应的第二存储器单元MC2可以连接到相应的第二子导线CL1b。在第三方向d3上隔开的第二存储器单元MC2可以通过其间的介电层110彼此分开。第二存储器单元MC2可以在第二方向D2上与第一存储器单元MC1隔开。
每个存储器单元MC可以包括可变电阻元件VR、选择元件SW以及在可变电阻元件VR与选择元件SW之间的电极EP。可变电阻元件VR、选择元件SW和电极EP可以在平行于基底100的顶表面100U的方向(例如，第二方向D2)上水平布置。每个存储器单元MC可以局部地设置在沿第一方向D1彼此相邻的一对垂直介电图案120之间和沿第三方向D3彼此相邻的一对介电层110之间。因此，可变电阻元件VR、选择元件SW和电极EP可以水平地布置在一对垂直介电图案120之间和一对介电层110之间。包括在每个第一存储器单元MC1中的可变电阻元件VR和选择元件SW可以在相应的第一子导线CL1a与相应的第二导线CL2之间串联连接。包括在每个第二存储器单元MC2中的可变电阻元件VR和选择元件SW可以在相应的第二子导线CL1b与相应的第二导线CL2之间串联连接。
存储器单元MC可以包括在第二方向D2上隔着相应的第二导线CL2彼此隔开的一对存储器单元MC。所述一对存储器单元MC可以包括第一存储器单元MC1中的一个和第二存储器单元MC2中的一个。所述一对存储器单元MC可以共同地连接到相应的第二导线CL2，所述一对存储器单元MC中的一个可以连接到相应的第一子导线CL1a，并且所述一对存储器单元MC中的另一个可以连接到相应的第二子导线CL1b。相应的第二导线CL2和与其连接的所述一对存储器单元MC可以在相应的垂直介电图案120的一个表面上沿第二方向D2布置。例如，相应的第二导线CL2和与其连接的所述一对存储器单元MC可以在第二方向D2上布置在沿第一方向D1彼此相邻的垂直介电图案120之间。
第二存储器单元MC2可以与第一存储器单元MC1关于第二导线CL2对称地构造。例如，一对存储器单元MC可以关于相应的第二导线CL2彼此对称。在某些实施例中，第一存储器单元MC1的可变电阻元件VR和第二存储器单元MC2的可变电阻元件VR可以共同地连接到相应的第二导线CL2，并且第一存储器单元MC1的选择元件SW和第二存储器单元MC2的选择元件SW可以分别连接到相应的第一子导线CL1a和相应的第二子导线CL1b。在其它实施例中，与所示出的不同，第一存储器单元MC1的选择元件SW和第二存储器单元MC2的选择元件SW可以共同地连接到相应的第二导线CL2，并且第一存储器单元MC1的可变电阻元件VR和第二存储器单元MC2的可变电阻元件VR可以分别连接到相应的第一子导线CL1a和相应的第二子导线CL1b。
如参照图1、图2A和图2B所讨论的，可变电阻元件VR可以包括基于电阻变化来存储数据的材料。选择元件SW可以包括半导体图案SP。半导体图案SP可以包括第一杂质区域SD1、第二杂质区域SD2以及位于第一杂质区域SD1与第二杂质区域SD2之间的沟道区域CH。电极EP可以置于在可变电阻元件VR与半导体图案SP之间。每个存储器单元MC可以被配置为与参照图1、图2A和图2B所讨论的存储器单元MC基本相同。
栅电极GE可以设置在垂直介电图案120中。每个栅电极GE可以具有在第三方向D3上延伸的线性形状，并且穿透垂直介电图案120中的相应的一个。栅电极GE可以在第三方向D3上延伸并且平行于第二导线CL2。栅电极GE可以包括与第一存储器单元MC1相邻的第一栅电极GE1和与第二存储器单元MC2相邻的第二栅电极GE2。第一栅电极GE1可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。每个第一栅电极GE1可以穿透垂直介电图案120中的相应的一个，并且可以邻近于在第三方向D3上彼此隔开的相应的第一存储器单元MC1设置。每个第一栅电极GE1可以与在第三方向D3上彼此隔开的第一存储器单元MC1中的每个的半导体图案SP(例如，沟道区域CH)相邻。半导体图案SP可以具有在第一方向D1上彼此面对的侧表面LS，并且每个第一栅电极GE1可以设置在半导体图案SP的侧表面LS中的相应的一个上。在某些实施例中，每个第一存储器单元MC1的半导体图案SP可以置于一对第一栅电极GE1之间。一对第一栅电极GE1可以设置在半导体图案SP的相应的侧表面LS上。在这种情况下，一对第一栅电极GE1可以被配置为接收相同的电压。
第二栅电极GE2可以在第三方向D3上延伸并且在第一方向D1上彼此隔开。每个第二栅电极GE2可以穿透垂直介电图案120中的相应的一个，并且可以与在第三方向D3上彼此隔开的相应的第二存储器单元MC2相邻。每个第二栅电极GE2可以与在第三方向D3上彼此隔开的第二存储器单元MC2中的每个的半导体图案SP(例如，沟道区域CH)相邻。每个第二栅电极GE2可以设置在半导体图案SP的侧表面LS中的相应的一个上。在某些实施例中，每个第二存储器单元MC2的半导体图案SP可以置于一对第二栅电极GE2之间。一对第二栅电极GE2可以设置在半导体图案SP的相应的侧表面LS上。在这种情况下，一对第二栅电极GE2可以被配置为接收相同的电压。
栅极介电层GI可以置于在每个栅电极GE与同栅电极GE对应的每个存储器单元MC的半导体图案SP之间。栅极介电层GI可以在第三方向D3上延伸，并且可以置于在每个栅极电极GE与同栅极电极GE对应的的介电层110之间。栅极介电层GI可以在每个垂直介电图案120与同垂直介电图案120对应的存储器单元MC之间以及在每个垂直介电图案120于同垂直介电图案120对应的介电层110之间延伸。栅极介电层GI可以在每个垂直介电图案120与同垂直介电图案120对应的第二导线CL2之间延伸。当在平面中观看时，栅极介电层GI可以具有围绕每个垂直介电图案120的环形形状。选择线SWL可以由栅电极GE中的一个和栅极介电层GI的与栅电极GE中的一个相邻的部分构成。例如，第一选择线SWL1可以由第一栅电极GE1中的一个和栅极介电层GI的与第一栅电极GE1中的一个相邻的部分构成，第二选择线SWL2可以由第二栅电极GE2中的一个和栅极介电层GI的与第二栅电极GE2中的一个相邻的部分构成。
栅电极GE可以包括金属(钨、钛、钽等)和导电金属氮化物(氮化钛、氮化钽等)中的一种或更多种，栅极介电层GI可以包括高k介电层、氧化硅层、氮化硅层和氮氧化硅层中的一种或更多种。例如，高k介电层可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化锂、氧化铝、氧化钽钪铅和铌酸铅锌中的一种或更多种。
在某些实施例中，屏蔽线SM可以设置在每个垂直介电图案120中。屏蔽线SM中的一条可以在每个垂直介电图案120中置于在第一方向D1上彼此相邻的第一栅电极GE1之间，屏蔽线SM中的另一条可以在每个垂直介电图案120中置于在第一方向D1上彼此相邻的第二栅电极GE2之间。屏蔽线SM可以均具有在第三方向D3上延伸的线性形状。屏蔽线SM可以防止相邻栅电极GE之间的耦合并且可以连接到施加接地电压的一个或更多个节点。屏蔽线SM可以包括金属。
根据本发明的构思，每个存储器单元MC可以包括在与基底100的顶表面100U平行的方向(例如，第二方向D2)上水平布置的可变电阻元件VR和选择元件SW。因此，可以容易地在基底100上三维地堆叠存储器单元MC并且形成存储器单元MC。总之，可变电阻存储器装置可以容易地增加集成度。
图5、图7、图9、图11、图13和图15示出了示出根据本发明构思的一些示例实施例的制造可变电阻存储器装置的方法的平面图。图6A、图8A、图10A、图12A、图14A和图16A分别示出了沿图5、图7、图9、图11、图13和图15的A-A'线截取的剖视图。图6B、图8B、图10B、图12B、图14B和图16B分别示出了沿图5、图7、图9、图11、图13和图15的B-B'线截取的剖视图。图10C、图12C、图14C和图16C分别示出了沿图9、图11、图13和图15的C-C'线截取的剖视图。
参照图5、图6A和图6B，可以在基底100上形成薄层结构TS。薄层结构TS可以包括堆叠在基底100的顶表面100U上的介电层110和半导体层SL。可以在垂直于基底100的顶表面100U的第三方向D3上交替地和重复地堆叠介电层110和半导体层SL。介电层110中最下面的一层介电层110可以置于基底100与半导体层SL中最下面的一层半导体层SL之间，但是本发明构思不限于此。半导体层SL可以包括例如硅、锗、硅锗或氧化铟镓锌(IGZO)。介电层110可以包括相对于半导体层SL具有蚀刻选择性的材料。介电层110可以包括例如氮化硅。
可以在薄层结构TS中形成垂直孔120H。每个垂直孔120H可以穿透薄层结构TS。每个垂直孔120H可以暴露最下面的介电层110的顶表面，但是本发明构思不限于此。垂直孔120H可以在薄层结构TS内在第一方向D1上彼此隔开，并且可以均具有在第二方向D2上延伸的线性形状。
参照图7、图8A和图8B，可以形成具有覆盖每个垂直孔120H的内表面的基本均匀的厚度的栅极介电层GI。栅极介电层GI可以包括高k介电层、氧化硅层、氮化硅层和氮氧化硅层中的一种或更多种。可以在每个垂直孔120H中形成预栅电极PGE。可以将预栅电极PGE形成为部分填充每个垂直孔120H并具有覆盖每个垂直孔120H的内表面的基本均匀的厚度。栅极介电层GI可以置于预栅电极PGE与每个垂直孔120H的内表面之间，同时覆盖每个垂直孔120H的底表面。形成预栅电极PGE的步骤可以包括在栅极介电层GI上形成部分填充每个垂直孔120H的栅电极层，以及各向异性地蚀刻栅电极层。栅电极层可以包括金属(钨、钛、钽等)和导电金属氮化物(氮化钛、氮化钽等)中的一种或更多种。
在形成预栅电极PGE之后，可以形成填充每个垂直孔120H的剩余部分的第一介电层120a。第一介电层120a可以包括氧化硅、氮化硅和氮氧化硅中的一种或更多种。
参照图9、图10A、图10B和图10C，可以在薄层结构TS上形成掩模图案MP。掩模图案MP可以包括第一开口OP1和第二开口OP2，第一开口OP1具有在第二方向D2上延伸的线性形状，第二开口OP2在第二方向D2上隔着第一开口OP1彼此隔开。第一开口OP1和第二开口OP2可以与每个垂直孔120H竖直地叠置。第一开口OP1和第二开口OP2可以使形成在每个垂直孔120H中的预栅电极PGE的部分和第一介电层120a的部分暴露。可以执行各向异性蚀刻工艺以去除预栅电极PGE的暴露部分和第一介电层120a的暴露部分。各向异性蚀刻工艺可以蚀刻暴露于每个垂直孔120H的最下面的介电层110，并且因此可以在最下面的介电层110中设置暴露基底100的延伸孔ER。
当通过各向异性蚀刻工艺蚀刻预栅电极PGE时，可以在每个垂直孔120H中形成栅电极GE。栅电极GE可以包括在每个垂直孔120H中在第一方向D1和第二方向D2上彼此隔开的四个栅电极。栅电极GE可以均具有在第三方向D3上延伸的线性形状。在通过各向异性蚀刻工艺蚀刻第一介电层120a之后，第一介电层120a的一部分可以保留在每个垂直孔120H中。第一介电层120a的部分可以置于在第一方向D1上彼此相邻的栅电极GE之间。
参照图11、图12A、图12B和图12C，可以去除掩模图案MP。然后，可以形成填充每个垂直孔120H的剩余部分的第二介电层120b。在示例实施例中，第二介电层120b可以在每个垂直孔120H中连接到第一介电层120a。第一介电层120a的一部分和第二介电层120b可以构成垂直介电图案120，并且多个垂直介电图案120可以分别形成在垂直孔120H中。可以在垂直介电图案120中形成屏蔽线SM。每条屏蔽线SM可以置于在第一方向D1上彼此相邻的栅电极GE之间，并且垂直介电图案120的一部分可以置于在第一方向D1上彼此相邻的每条屏蔽线SM与栅电极GE之间。每条屏蔽线SM可以穿透垂直介电图案120并且具有在第三方向D3上延伸的线性形状。形成屏蔽线SM步骤可以包括例如部分去除垂直介电图案120以在第一方向D1上彼此相邻的栅电极GE之间形成线孔，以及形成填充线孔的屏蔽层。屏蔽层可以包括例如金属。
参照图13、图14A、图14B和图14C，可以形成穿透薄层结构TS的一对沟槽TR。该对沟槽TR可以在第一方向D1上延伸并且在第二方向D2上彼此隔开。该对沟槽TR中的每个可以暴露介电层110的侧表面和半导体层SL的侧表面，同时暴露基底100的顶表面100U。形成沟槽TR的步骤可以包括例如在薄层结构TS上形成限定要形成沟槽TR的区域的掩模图案，以及通过使用掩模图案作为蚀刻掩模来蚀刻薄层结构TS。
可以使半导体层SL的暴露于每个沟槽TR的侧表面凹进，以在介电层110之间形成第一凹进区域R1。形成第一凹进区域R1的步骤可以包括例如通过执行相对于介电层110、栅极介电层GI和基底100具有蚀刻选择性的蚀刻工艺来蚀刻半导体层SL。例如，蚀刻工艺可以包括各向同性蚀刻工艺，诸如，湿蚀刻工艺和干蚀刻工艺。可通过沟槽TR供应蚀刻剂以形成第一凹进区域R1。第一凹进区域R1可以从每个沟槽TR水平延伸。第一凹进区域R1可以在第一方向D1上延伸并且在第三方向D3上彼此隔开。每个第一凹进区域R1可以形成在沿第三方向D3彼此相邻的一对介电层110之间。每个第一凹进区域R1可以在第一方向D1上延伸，以暴露垂直介电图案120的侧表面上的栅极介电层GI并且还暴露垂直介电图案120之间的半导体层SL的侧表面。可以将杂质掺杂到半导体层SL的暴露于第一凹进区域R1的部分中。因此，可以在每个半导体层SL的侧面上形成第一杂质区域SD1。
参照图15、图16A、图16B和图16C，在形成第一杂质区域SD1之后，可以在相应的第一凹进区域R1中形成第一导线CL1。形成第一导线CL1的步骤可以包括例如在薄层结构TS中形成填充沟槽TR的至少一部分和第一凹进区域R1的第一导电层，以及从沟槽TR去除第一导电层。第一导电层可以包括金属(例如，铜、钨或铝)和金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的一种或更多种。去除第一导电层的步骤可以包括蚀刻第一导电层，直到暴露薄层结构TS的顶表面和每个沟槽TR的内表面为止。当蚀刻第一导电层时，第一导线CL1可以局部地形成在第一凹进区域R1中。在示例实施例中，可以各向异性地蚀刻第一导电层以在第一凹进区域R1中局部地形成第一导线CL1。每条第一导线CL1可以在第一方向D1上延伸，以接触位于垂直介电图案120之间的第一杂质区域SD1的侧表面。
可以在相应的沟槽TR中形成隔离介电图案130。形成隔离介电图案130的步骤可以包括例如在薄层结构TS中形成填充沟槽TR的隔离介电层，以及对隔离介电层执行平坦化工艺，直到暴露薄层结构TS的顶表面。可以通过平坦化工艺在沟槽TR中局部地形成隔离介电图案130。隔离介电图案130可以在第一方向D1上延伸并且在第二方向D2上隔着第一导线CL1彼此隔开。隔离介电图案130可以包括例如氧化物、氮化物和氮氧化合物中的一种或更多种。
可以形成穿透薄层结构TS的孔140H。孔140H可以在隔离介电图案130之间在第一方向D1上彼此隔开。孔140H和垂直介电图案120可以在第一方向D1上交替布置。每个孔140H可以暴露薄层结构TS的介电层110的侧表面和半导体层SL的侧表面，同时暴露基底100的顶表面100U。形成孔140H的步骤可以包括例如在薄层结构TS上形成限定要形成孔140H的区域的掩模图案，以及通过使用掩模图案作为蚀刻掩模来蚀刻薄层结构TS。
可以使半导体层SL的暴露于每个孔140H的侧表面凹进，以在介电层110之间形成第二凹进区域R2。形成第二凹进区域R2的步骤可以包括例如通过执行相对于介电层110、栅极介电层GI和基底100具有蚀刻选择性的蚀刻工艺来蚀刻半导体层SL。例如，蚀刻工艺可以包括各向同性蚀刻工艺，诸如湿蚀刻工艺和干蚀刻工艺。可以通过孔140H供应蚀刻剂以形成第二凹进区域R2。第二凹进区域R2可以从每个孔140H水平延伸。每个第二凹进区域R2可以形成在沿第三方向D3彼此相邻的一对介电层110之间和沿第一方向D1彼此相邻的一对垂直介电图案120之间。可以将杂质掺杂到半导体层SL的暴露于第二凹进区域R2的部分中。因此，可以在每个半导体层SL的侧面上形成第二杂质区域SD2。每个半导体层SL的一部分可以保留在第一杂质区域SD1与第二杂质区域SD2之间。每个半导体层SL的该部分可以被称为沟道区域CH。半导体图案SP可以由第一杂质区域SD1、第二杂质区域SD2以及在第一杂质区域SD1与第二杂质区域SD2之间的沟道区域CH构成。
返回参照图3、图4A、图4B和图4C，可以在半导体图案SP的侧面上形成电极EP。其侧面暴露于第二凹进区域R2。形成电极EP的步骤可以包括在薄层结构TS中形成填充每个孔140H的至少一部分和第二凹进区域R2的电极层，从每个孔140H去除电极层，以及使电极层凹进直到电极层在每个第二凹进区域R2中保持为具有预定厚度。此后，可以在每个第二凹进区域R2中形成可变电阻元件VR。形成可变电阻元件VR的步骤可以包括在薄层结构TS中形成填充每个孔140H的至少一部分和第二凹进区域R2的可变电阻材料层，以及从每个孔140H去除可变电阻材料层。去除可变电阻材料层的步骤可以包括蚀刻可变电阻材料层，直到暴露每个孔140H的内表面为止。因此，可以在每个第二凹进区域R2中局部地形成可变电阻元件VR。
可以在平行于基底100的顶表面100U的方向(例如，第二方向D2)上水平布置半导体图案SP、电极EP和可变电阻元件VR。半导体图案SP、电极EP和可变电阻元件VR可以构成存储器单元MC。
图17示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。图18A示出了示出图17的可变电阻存储器装置的平面图。图18B示出了沿图18A的I-I'线截取的剖视图。下面将主要描述与参照图1、图2A和图2B所讨论的可变电阻存储器装置的不同之处。
参照图17、图18A和图18B，基底100上可以设置有第一导线CL1和与第一导线CL1交叉的第二导线CL2。第一导线CL1可以在垂直于基底100的顶表面100U的第三方向D3上延伸，并且可以在平行于基底100的顶表面100U的第一方向D1上彼此隔开。第二导线CL2可以在第一方向D1上延伸并且在第三方向D3上彼此隔开。第一导线CL1可以包括设置在第二导线CL2的侧面上的第一子导线CL1a，并且还可以包括设置在第二导线CL2的相对侧面上的第二子导线CL1b。第二子导线CL1b可以在平行于基底100的顶表面100U并且不同于第一方向D1的第二方向D2上与第一子导线CL1a隔开。第二导线CL2可以设置在第一子导线CL1a与第二子导线CL1b之间。
存储器单元MC可以设置在第一导线CL1与第二导线CL2之间的交点处。例如，每个存储器单元MC可以设置在第一导线CL1中的相应的一条与第二导线CL2中的相应的一条之间的交点处。存储器单元MC可以包括位于第一子导线CL1a与第二导线CL2之间的相应的交点处的第一存储器单元MC1，并且还可以包括位于第二子导线CL1b与第二导线CL2之间的相应的交点处的第二存储器单元MC2。第一存储器单元MC1可以在第一子导线CL1a与第二导线CL2之间在第一方向D1和第三方向D3上彼此隔开。每个第一存储器单元MC1可以连接到相应的第一子导线CL1a和相应的第二导线CL2。第二存储器单元MC2可以在第二子导线CL1b与第二导线CL2之间在第一方向D1和第三方向D3上彼此隔开。每个第二存储器单元MC2可以连接到相应的第二子导线CL1b和相应的第二导线CL2。第二存储器单元MC2可以在第二方向D2上与第一存储器单元MC1隔开。
每个存储器单元MC可以包括可变电阻元件VR和选择元件SW。可变电阻元件VR和选择元件SW可以在第二方向D2上水平布置。包括在每个第一存储器单元MC1中的可变电阻元件VR和选择元件SW可以串联连接在相应的第一子导线CL1a与相应的第二导线CL2之间。包括在每个第二存储器单元MC2中的可变电阻元件VR和选择元件SW可以串联连接在相应的第二子导线CL1b与相应的第二导线CL2之间。
每个第一存储器单元MC1与其相应的第二存储器单元MC2可以关于相应的第二导线CL2彼此对称。在示例实施例中，每个第一存储器单元MC1、相应的第二存储器单元MC2和相应的第二导线CL2可以位于从基底100的顶表面100U在第三方向D3上相同的水平处。例如，每个第一存储器单元MC1的可变电阻元件VR和每个第二存储器单元MC2的可变电阻元件VR可以共同地连接到相应的第二导线CL2，并且每个第一存储器单元MC1的选择元件SW和每个第二存储器单元MC2的选择元件SW可以分别连接到相应的第一子导线CL1a和相应的第二子导线CL1b。
每个存储器单元MC还可以包括在选择元件SW与第一导线CL1之间的第一电极EP1、在可变电阻元件VR与选择元件SW之间的第二电极EP2以及在可变电阻元件VR与第二导线CL2之间的第三电极EP3。第一电极EP1、第二电极EP2和第三电极EP3可以包括导电材料，例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或更多种。选择元件SW可以是二极管或者基于阈值切换现象操作的器件，并且可以具有非线性I-V曲线(例如，S型I-V曲线)。例如，选择元件SW可以是具有双向特性的OTS(双向阈值开关，Ovonic Threshold Switch)器件。在示例实施例中，OTS器件可以是双向开关。
图19示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。图20A示出了示出图19的可变电阻存储器装置的平面图。图20B示出了沿图20A的I-I'线截取的剖视图。下面将主要描述与参照图17、图18A和图18B所讨论的可变电阻存储器装置的不同之处。
参照图19、图20A和图20B，根据本实施例，第二导线CL2可以包括与第一子导线CL1a相邻的第三子导线CL2a，并且还可以包括与第二子导线CL1b相邻的第四子导线CL2b。第三子导线CL2a可以在第一方向D1上延伸并且在第三方向D3上彼此隔开。第四子导线CL2b可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第四子导线CL2b可以在第二方向D2上隔着线介电图案200与第三子导线CL2a隔开。线介电图案200可以包括例如氧化物、氮化物和氮氧化物中的一种或更多种。
第一存储器单元MC1可以设置在第一子导线CL1a与第三子导线CL2a之间的相应的交点处，第二存储器单元MC2可以设置在第二子导线CL1b与第四子导线CL2b之间的相应的交点处。每个第一存储器单元MC1可以连接到相应的第一子导线CL1a和相应的第三子导线CL2a，并且每个第二存储器单元MC2可以连接到相应的第二子导线CL1b和相应的第四子导线CL2b。第一子导线CL1a、第一存储器单元MC1和第三子导线CL2a可以分别与第二子导线CL1b、第二存储器单元MC2和第四子导线CL2b关于线介电图案200对称地设置。
图21示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。图22A示出了示出图21的可变电阻存储器装置的平面图。图22B示出了沿图22A的I-I'线截取的剖视图。下面将主要描述与参照图17、图18A和图18B所讨论的可变电阻存储器装置的不同之处。
参照图21、图22A和图22B，根据本实施例，第一子导线CL1a可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第二子导线CL1b可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第二子导线CL1b可以在第二方向D2上与第一子导线CL1a隔开。第二导线CL2可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。根据本实施例，除了第一导线CL1和第二导线CL2的布置之外，可变电阻存储器装置可以被构造为与参照图17、图18A和图18B所讨论的可变电阻存储器装置基本相同。
图23示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的简化透视图。图24A示出了示出图23的可变电阻存储器装置的平面图。图24B示出了沿图24A的I-I'线截取的剖视图。下面将主要描述与参照图17、图18A和图18B所讨论的可变电阻存储器装置的不同之处。
参照图23、图24A和图24B，根据本实施例，第一子导线CL1a可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第二子导线CL1b可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第二子导线CL1b可以在第二方向D2上与第一子导线CL1a隔开。第二导线CL2可以包括与第一子导线CL1a相邻的第三子导线CL2a，并且还可以包括与第二子导线CL1b相邻的第四子导线CL2b。第三子导线CL2a可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。第四子导线CL2b可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。第四子导线CL2b可以在第二方向D2上隔着线介电图案200与第三子导线CL2a隔开。根据本实施例，除了第一导线CL1和第二导线CL2的布置之外，可变电阻存储器装置可以被构造为与参照图19、图20A和图20B所讨论的可变电阻存储器装置基本相同。
图25示出了示出根据本发明构思的一些示例实施例的可变电阻存储器装置的平面图。图26A示出了沿图25的A-A'线截取的剖视图。图26B示出了沿图25的B-B'线截取的剖视图。下面将主要描述与参照图3、图4A、图4B和图4C所讨论的可变电阻存储器装置的不同之处。
参照图25、图26A和图26B，堆叠结构SS可以设置在基底100上。基底100上可以在堆叠结构SS的相对侧面上设置有隔离介电图案130。隔离介电图案130可以相应地覆盖堆叠结构SS的相对侧表面SS_S。隔离介电图案130可以在第一方向D1上延伸并且可以在第二方向D2上隔着堆叠结构SS彼此隔开。堆叠结构SS可以隔着隔离介电图案130与相邻的堆叠结构SS隔开。
堆叠结构SS可以包括在第三方向D3上交替堆叠的介电层110和第一导线CL1。第一导线CL1可以在第一方向D1上延伸。第一导线CL1可以包括第一子导线CL1a和第二子导线CL1b。第一子导线CL1a可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第一子导线CL1a可以通过其间的介电层110彼此分开。第二子导线CL1b可以在第一方向D1上延伸并且可以在第三方向D3上彼此隔开。第二子导线CL1b可以通过其间的介电层110彼此分开。第二子导线CL1b可以在第二方向D2上与第一子导线CL1a隔开。
堆叠结构SS可以包括在第一子导线CL1a与第二子导线CL1b之间的第二导线CL2。第二导线CL2可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。第二导线CL2可以与第一子导线CL1a和第二子导线CL1b交叉。每条第二导线CL2可以穿透介电层110。
堆叠结构SS可以包括在第一子导线CL1a与第二子导线CL1b之间的垂直介电图案120。垂直介电图案120可以在第三方向D3上延伸并且可以在第一方向D1上彼此隔开。第二导线CL2和垂直介电图案120可以在第一子导线CL1a与第二子导线CL1b之间在第一方向D1上交替布置。
堆叠结构SS可以包括位于第一导线CL1与第二导线CL2之间的相应的交点处的存储器单元MC。存储器单元MC可以包括位于第一子导线CL1a与第二导线CL2之间的相应的交点处的第一存储器单元MC1，并且还可以包括位于第二子导线CL1b与第二导线CL2之间的相应的交点处的第二存储器单元MC2。每个存储器单元MC可以包括可变电阻元件VR、选择元件SW、在选择元件SW与相应的第一导线CL1之间的第一电极EP1、在可变电阻元件VR与选择元件SW之间的第二电极EP2以及在可变电阻元件VR与相应的第二导线CL2之间的第三电极EP3。可变电阻元件VR、选择元件SW和第一电极EP1至第三电极EP3可以在平行于基底100的顶表面100U的方向(例如，第二方向D2)上水平布置。在示例实施例中，可变电阻元件VR、选择元件SW以及第一电极EP1至第三电极EP3可以在第三方向D3上布置在距离基底100的顶表面100U的相同水平处。每个存储器单元MC可以局部地设置在沿第一方向D1彼此相邻的一对垂直介电图案120之间和沿第三方向D3彼此相邻的一对介电层110之间。因此，可变电阻元件VR、选择元件SW和第一电极EP1至第三电极EP3可以在第二方向D2上水平布置在第一方向D1上的一对垂直介电图案120之间和第三方向D3上的一对介电层110之间。第二存储器单元MC2可以与第一存储器单元MC1关于第二导线CL2对称地构造。
如参照图1、图2A和图2B所讨论的，可变电阻元件VR可以包括基于电阻变化来存储数据的材料。在某些实施例中，选择元件SW可以是二极管。例如，选择元件SW可以包括其中p型Si和n型Si接合在一起的硅二极管或者其中p型NiOx和n型TiOx或p型CuOx和n型TiOx接合在一起的氧化物二极管。在其它实施例中，选择元件SW可以是基于具有非线性I-V曲线(例如，S型I-V曲线)的阈值切换现象的器件。例如，选择元件SW可以是具有双向特性的OTS(双向阈值开关)器件。在示例实施例中，OTS器件可以是双向开关。在这种情况下，选择元件SW可以包括硫族化合物材料并且可以处于基本非晶态。在本说明书中，短语“基本非晶态”可以不排除存在局部结晶晶界或局部结晶部分。硫族化合物材料可以包括其中Te和Se(硫族元素)中的一种或更多种与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或更多种结合的化合物。例如，硫族化合物材料可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的一种或更多种。在某些实施例中，选择元件SW还可以包括杂质，例如，C、N、B和O中的一种或个更多种。根据本实施例，可变电阻存储器装置的选择元件SW不限于参照图3、图4A、图4B和图4C讨论的内容。
根据本发明的构思，存储器单元可以三维地堆叠在基底上，并且每个存储器单元可以包括水平布置的可变电阻元件和选择元件。因此，可以容易地提供具有增加的集成度的可变电阻存储器装置。
上面的描述提供了用于解释本发明构思的一些示例实施例。因此，本发明构思不限于上述实施例，本领域普通技术人员将理解的是，在不脱离本发明构思的精神和必要特征的情况下，可以在其中进行形式和细节上的改变。