阅读说明：本技术 内存配置结构 (Memory configuration structure ) 是由 林正隆 梁万栋 于 2018-07-05 设计创作，主要内容包括：一种内存配置结构,包含多数基板；多数分别连通设于各基板中央处的穿孔区；多数分别连通设于各基板且位于各穿孔区一侧的第一接点区,各第一接点区用以与一内存的各接脚垫用讯号线连接；以及多数分别连通设于各基板且位于各穿孔区另一侧的第二接点区,各第二接点区用以与该内存的各接脚垫用讯号线连接,且至少包含内存的PAR接脚,并使一基板以其第一或第二接点区通过穿孔区与另一基板的第一或第二接点区相互电连接,使内存各接脚与第一及第二接点区电连接后,让各基板以其第一或第二接点区相对应的讯号线透过穿孔区的导引进行跨层电连接,使内存制作时,可有效避免参考层破碎情形,且具有较佳电源分布以及足够线路布局空间,进而维持较佳讯号完整性。(A memory configuration structure comprises a plurality of substrates; a plurality of perforated areas respectively communicated with the centers of the substrates; a plurality of first contact areas which are respectively communicated with each substrate and are positioned at one side of each perforation area, and each first contact area is used for being connected with each contact pad of an internal memory by a signal wire; and a plurality of second contact areas which are respectively communicated with each substrate and are positioned at the other side of each perforation area, each second contact area is used for being connected with each pin pad of the memory by a signal wire and at least comprises PAR pins of the memory, and a substrate is electrically connected with a first or second contact area of another substrate by the first or second contact area through the perforation area, after each pin of the memory is electrically connected with the first and second contact areas, each substrate is electrically connected with each other in a cross-layer way by the signal wire corresponding to the first or second contact area through the guidance of the perforation area, so that the situation of breaking a reference layer can be effectively avoided when the memory is manufactured, and the memory has better power distribution and enough circuit layout space, thereby maintaining better signal integrity.)

内存配置结构

技术领域

本发明有关于一种内存配置结构，尤指一种使内存于制作时，可有效避免参考层产生破碎的情形，且具有较佳的电源分布以及足够的线路布局空间，进而可维持较佳的讯号完整性者。

背景技术

一般现有内存通常是将其各接脚依配置的需求电连接至各接点，而各接点再分别以讯号线相互电连接；藉以完成内存的设置。

然，以现有内存的接线方式而言，其基板上的各处设有穿孔，并直接将内存的各接脚与各接点分别以讯号线经穿孔相互电连接，除导致线路布局空间较为局促之外，更有电源分布不良的情形，而造成接线时参考层产生破碎的情形，使得内存的参考层较无法具有讯号的完整性。

因此，为改善上述缺失，本案发明人特潜心研究，开发出一种内存配置结构，以有效改善现有内存的缺点。

发明内容

本发明主要目的在于，提供一种内存配置结构，使内存于制作时，可有效避免参考层产生破碎的情形，且具有较佳的电源分布以及足够的线路布局空间，进而可维持较佳的讯号完整性。

为达上述目的，本发明系一种内存配置结构，其包含有：多数基板；多数分别连通设于各基板的中央处的穿孔区；多数分别连通设于各基板且位于各穿孔区一侧的第一接点区，各第一接点区用以与一内存的各接脚垫用讯号线连接；以及多数分别连通设于各基板且位于各穿孔区另一侧的第二接点区，各第二接点区用以与该内存的各接脚垫用讯号线连接，且至少包含该内存的PAR接脚，并使其中一基板以其第一接点区或第二接点区通过穿孔区与另一基板的第一接点区或第二接点区相互电连接。

于本发明的一实施例中，各穿孔区分别包含有一第一排穿孔、一设于第一排穿孔一侧的第二排穿孔、及一设于第二排穿孔一侧的第三排穿孔。

于本发明的一实施例中，各第一排穿孔至少分别具有八个穿孔，各第二排穿孔至少分别具有九个穿孔，各第三排穿孔至少分别具有八个穿孔。

于本发明的一实施例中，各第一排穿孔、第二排穿孔与该各三排穿孔之间分别具有一区隔部。

于本发明的一实施例中，各穿孔的外缘分别具有一绝缘部，且各穿孔之间分别具有一电源连接部。

于本发明的一实施例中，各第一接点区分别包含有一第一排接点、一设于第一排接点一侧的第二排接点、及一设于第二排接点一侧的第三排接点，各第一排接点、各第二排接点与各第三排接点分别具有至少九个接点。

于本发明的一实施例中，各第二接点区分别包含有一第一排接点、一设于第一排接点一侧的第二排接点、及一设于第二排接点一侧的第三排接点，各第一排接点、各第二排接点与各第三排接点分别具有至少九个接点。

于本发明的一实施例中，各第一接点区与各第二接点区分别以讯号线经由该其中一基板的二表面通过该穿孔区与另一基板的一接点区或第二接点区进行电连接。

于本发明的一实施例中，各讯号线为相同的长度。

本发明使内存的各接脚与第一接点区及第二接点区电连接后，让各基板以其第一接点区或第二接点区相对应的讯号线透过穿孔区的导引进行跨层的相互电连接，使内存于制作时，可有效避免参考层产生破碎的情形，且具有较佳的电源分布以及足够的线路布局空间，进而可维持较佳的讯号完整性。

附图说明

图1系本发明的基本示意图。

图2系本发明的使用状态示意图。

组件标号对照：

基板１；

穿孔区２；

第一排穿孔２１；

穿孔２１１、２２１、２３１；

绝缘部２１２、２２２、２３２；

第二排穿孔２２；

第三排穿孔２３；

区隔部２４；

电源连接部２５；

第一接点区３；

第一排接点３１；

接点３１１、３２１、３３１；

第二排接点３２；

第三排接点３３；

第二接点区４；

第一排接点４１；

接点４１１、４２１、４３１；

第二排接点４２；

第三排接点４３；

讯号线５。

具体实施方式

请参阅图１及图２所示，分别为本发明的基本示意图及本发明的使用状态示意图。如图所示：本发明系一种内存配置结构，其至少包含有多数基板１、多数穿孔区２、多数第一接点区３以及多数第二接点区４。

各基板１为电路板，且各基板１以上下对应或层叠的方式设置。

各穿孔区２分别连通设于各基板１的中央处。

各第一接点区３分别连通设于各基板１且位于各穿孔区２的一侧，各第一接点区３用以与一内存的各接脚垫用讯号线连接（图未示）。

各第二接点区４分别连通设于各基板１且位于各穿孔区２的另一侧，各第二接点区４用以与该内存的各接脚垫用讯号线连接，且至少包含该内存的PAR接脚（图未示），并使其中一基板以其第一接点区３或该第二接点区４通过穿孔区２与另一基板１的第一接点区３或第二接点区４相互电连接。

而当该内存的各接脚与其中一基板１的第一接点区３及第二接点区４电连接后，系可让该第一接点区３与该第二接点区４相对应的讯号线５透过该穿孔区２的导引与所需的另一基板１的一接点区３或第二接点区４进行相互跨层的电连接（图未示），使内存于制作时，可有效避免参考层产生破碎的情形，且具有较佳的电源分布以及足够的线路布局空间，进而可维持较佳的讯号完整性。

于本发明的一实施例中，各穿孔区２分别包含有一第一排穿孔２１、一设于第一排穿孔２１一侧的第二排穿孔２２、及一设于第二排穿孔２２一侧的第三排穿孔２３，各第一排穿孔２１至少分别具有八个穿孔２１１，各第二排穿孔２２至少分别具有九个穿孔２２１，各第三排穿孔２３至少分别具有八个穿孔２３１，各第一排穿孔２１、各第二排穿孔２２与各第三排穿孔２３之间分别具有一区隔部２４，且各穿孔的外缘分别具有一绝缘部２１２、２２２、２３２，并于各穿孔２１１、２２１、２３１之间分别具有一电源连接部２５。

于本发明的一实施例中，各第一接点区３分别包含有一第一排接点３１、一设于第一排接点３１一侧的第二排接点３２、及一设于第二排接点３２一侧的第三排接点３３，各第一排接点３１、各第二排接点３２与各第三排接点３３分别具有至少九个接点３１１、３２１、３３１。

于本发明的一实施例中，各第二接点区４分别包含有一第一排接点４１、一设于第一排接点４１一侧的第二排接点４２、及一设于第二排接点４２一侧的第三排接点４３，各第一排接点４１、各第二排接点４２与各第三排接点４３分别具有至少九个接点４１１、４２１、４３１。

而当内存与其中一基板１的第一接点区３以及第二接点区４进行电连接时，举例说明如下：

当内存连接时，至少将该内存的VDD接脚连接至该第一接点区３中所设第一排接点３１的第一个接点３１１；该内存的A13接脚连接至该第一接点区３中所设第二排接点３２的第一个接点３２１；该内存的A17接脚连接至该第一接点区３中所设第三排接点３３的第一个接点３３１；该内存的PAR接脚连接至该第二接点区４中所设第一排接点４１的第一个接点４１１；该内存的A11接脚连接至该第二接点区４中所设第二排接点４２的第一个接点４２１；该内存的VSS接脚连接至该第二接点区４中所设第三排接点４３的第一个接点４３１。

由于该穿孔区２设于该第一接点区３与该第二接点区４之间，因此，可于该基板１的第一接点区３及第二接点区４与另一基板１（图未示）进行电连接时，将各讯号线５分别经由该基板１的二表面通过该穿孔区２所设该第一排穿孔２１、该第二排穿孔２２与该第三排穿孔２３的各穿孔２１１、２２１、２３１进行各讯号线５的走线与导引，让该第一接点区３的各接点３１１、３２１、３３１与该第二接点区４的各接点４１１、４２１、４３１依所需穿过各穿孔２１１、２２１、２３１后，以各讯号线５与另一基板１的第一接点区３及第二接点区４进行跨层的电连接，并依所需将电源线或接地线分别与各电源连接部２５连接，本实施例中各讯号线５为相同的长度，如此，可使各讯号线５的走线干净利落，不会造成参考层的破碎，且可做到各讯号线５皆等长的功效，而具有较佳的电源分布以及足够的线路布局空间。

而各第一排穿孔２１、各第二排穿孔２２与各第三排穿孔２３除藉由各区隔部２４加以区隔避免各讯号线５相互干扰之外，当各讯号线５穿设至各穿孔２１１、２２１、２３１时，可藉由各绝缘部２１２、２２２、２３２避免各讯号线５接触各电源连接部２５产生短路。

综上所述，本发明内存配置结构，可使内存的各接脚与第一接点区及第二接点区电连接后，让各基板以其第一接点区或第二接点区相对应的讯号线透过穿孔区的导引进行跨层的相互电连接，使内存于制作时，可有效避免参考层产生破碎的情形，且具有较佳的电源分布以及足够的线路布局空间，进而可维持较佳的讯号完整性；进而使本发明的产生能更进步、更实用、更符合消费者使用的所须，确已符合发明专利申请的要件，爰依法提出专利申请。

惟以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围；故，凡依本发明权利要求书及发明说明书内容所作的简单的等效变化与修饰，皆应仍属本发明专利涵盖的范围内。