阅读说明：本技术 光掩模、三维存储器件的制备方法及三维存储器件 (Photomask, preparation method of three-dimensional memory device and three-dimensional memory device ) 是由 徐文祥 杨号号 黄攀 严萍 霍宗亮 周文斌 徐伟 于 2019-08-16 设计创作，主要内容包括：本申请提供了一种光掩模、三维存储器件的制备方法及三维存储器件,所述光掩模上设有多个依次连接的图案,所述图案包括第一图案和第二图案,所述第一图案具有相对设置的第一边和第二边,两个所述第二图案间隔地设于所述第一边的中部,另外两个所述第二图案与两个所述第二图案对应地设于所述第二边。本申请的技术方案解决了现有技术的三维存储器件形成于栅极隔槽中的导电体容易与堆叠结构中的导体层接触而造成漏电的问题。(The application provides a photomask, a preparation method of a three-dimensional storage device and the three-dimensional storage device, wherein the photomask is provided with a plurality of patterns which are sequentially connected, the patterns comprise a first pattern and a second pattern, the first pattern is provided with a first edge and a second edge which are oppositely arranged, the two second patterns are arranged in the middle of the first edge at intervals, and the other two second patterns and the two second patterns are correspondingly arranged on the second edge. The technical scheme of the application solves the problem that in the prior art, a conductor formed in the grid separation groove of the three-dimensional memory device is easy to contact with a conductor layer in the stacked structure to cause electric leakage.)

光掩模、三维存储器件的制备方法及三维存储器件

技术领域

本发明涉及半导体器件技术领域，具体涉及一种光掩模、三维存储器件的制备方法及三维存储器件。

背景技术

三维(3 Dimension,3D)存储器是一种将存储单元三维地布置在衬底之上的存储设备，其具有集成密度高、存储容量大以及功耗低等优点，从而在电子产品中得到了广泛的应用。但是，现有的三维存储器件，形成于栅极隔槽中的导电体容易与堆叠结构中的导体层接触而造成漏电。

发明内容

鉴于此，本发明实施例提供了一种光掩模，解决了现有技术的三维存储器件形成于栅极隔槽中的导电体容易与堆叠结构中的导体层接触而造成漏电的问题。

本发明提供一种光掩模，所述光掩模上设有多个依次连接的图案，所述图案包括第一图案和第二图案，所述第一图案具有相对设置的第一边和第二边，两个所述第二图案间隔地设于所述第一边的中部，另外两个所述第二图案与两个所述第二图案对应地设于所述第二边。

其中，位于同一边的两个所述第二图案之间的间隔为所述第二图案在所述第一图案长度方向的尺寸的1～2倍。

其中，对应地设于所述第一图案的所述第一边的所述第二图案和设于所述第二边的所述第二图案的背离所述第一图案的边之间的距离为所述第一图案的宽度的2～4倍。

其中，所述第一图案具有相对的第一端和第二端，靠近所述第一端的第二图案与所述第一端的距离等于靠近所述第二端的第二图案与所述第二端的距离。

其中，位于同一边的两个所述第二图案之间的间隔为靠近所述第二端的第二图案与所述第二端的距离的1～7倍。

其中，所述图案遮光。

其中，所述光掩膜还包括掩膜基体，所述第一图案及所述第二图案设置于所述掩膜基体上，其中，所述图案透光，所述掩膜基体遮光。

其中，所述掩膜基体包括相对设置的第一表面及第二表面，所述图案为形成于所述掩膜基体上且连通所述第一表面及所述第二表面的镂空结构。

其中，所述光掩模包括透明的基板以及设置于所述基板上的遮光层，设置有所述遮光层的基板部分构成所述掩膜基体，未设置所述遮光层的基板部分构成所述图案。

本发明还提供一种三维存储器件的制备方法，所述制备方法包括：

提供半导体结构，所述半导体结构包括堆叠结构和衬底，所述堆叠结构包括堆栈层和位于所述堆栈层上的掩膜层，所述堆叠结构具有贯穿所述堆栈层和所述掩膜层的沟道孔，并且在所述沟道孔内形成有NAND串；以及

提供第一光掩膜，使用所述第一光掩模自所述掩膜层背离所述衬底的表面对所述堆叠结构进行光刻，以形成第一栅极隔槽，其中，所述第一光掩膜为上述所述的光掩模。

其中，在所述“形成第一栅极隔槽”之后，包括：

向所述第一栅极隔槽中填充第一绝缘材料。

其中，所述第一栅极隔槽包括多个依次连通的第一子隔槽，每个所述第一子隔槽包括第一部分和分别设于所述第一部分两端的多个第二部分，在所述“向所述隔槽中填充第一绝缘材料”之后，所述制备方法包括：

提供第二光掩模；以及

使用所述第二光掩模自所述掩模层背离所述衬底的表面对所述半导体结构进行光刻，形成第二栅极隔槽，所述第二栅极隔槽露出所述衬底，所述第二栅极隔槽包括多个间隔设置的第二子隔槽，相邻的任意两个所述第二子隔槽在远离所述衬底的部分通过填充于所述第一子隔槽的第一部分中的所述第一绝缘材料间隔。

其中，所述堆栈层包括交替设置的牺牲层和绝缘层，在所述“形成所述第二栅极隔槽”之后，所述制备方法包括：

将所述牺牲层替换为导体层，以形成交替的绝缘体和导体堆栈层。

其中，在所述“将所述牺牲层替换为导体层，以形成交替的绝缘体和导体堆栈层”之后，所述制备方法包括：

在所述第二栅极隔槽的周壁上沉积第二绝缘材料；以及

将导电材料填充于所述第二栅极隔槽中。

本发明还提供一种三维存储器件，所述三维存储器件包括：

衬底；

堆叠结构，位于所述衬底上且包括堆栈层和位于所述堆栈层上的掩膜层，所述掩模层具有背向所述堆栈层的顶面；

第一绝缘部，贯穿所述掩膜层并延伸至所述堆叠结构中，所述第一绝缘部包括多个间隔设置的第一子绝缘部；以及

第二绝缘部，贯穿所述堆叠结构并延伸至所述衬底中，包括多个间隔设置的第二子绝缘部，每一所述第二子绝缘部设于任意相邻的两个所述第一子绝缘部之间，并与任意相邻的两个所述第一子绝缘部连接，每个所述第二子绝缘部中设有导电体；并且其中

所述第二绝缘部背离所述导电体的任意边缘到所述导电体的距离相等，所述第一子绝缘部包括第一平直段和设于所述第一平直段两端的第一弧形段，所述第一弧形段的相对两边凸出于所述第一平直段的相对两边，所述第一子绝缘部两端的第一弧形段分别与其对应的所述第二子绝缘部连接。

其中，所述导电体包括第二平直段和设于所述第二平直段两端的第二弧形段，所述第一弧形段与所述第二弧形段之间设有第二子绝缘部，所述第一平直段的宽度小于所述第二平直段的宽度。

其中，所述第一平直段具有第一侧边，所述第一弧形段具有与所述第一侧边位于同一侧的第二侧边及与所述第二侧边相背的第三侧边，所述第一侧边和所述第二侧边连接，所述第一侧边与所述第二侧边的连接处到所述第三侧边的最短距离大于或等于所述第二子绝缘部的厚度。

其中，所述第一侧边与所述第二侧边的连接处到所述导电体之间的距离为30～100nm。

其中，所述堆叠结构具有贯穿所述堆栈层和所述掩膜层的沟道孔，以及在所述沟道孔内形成有NAND串；所述堆栈层包括交替设置的导电层和绝缘层。

本申请实施例提供的光掩模，通过在每一所述第一图案的第一边的中部间隔设置两个所述第二图案，在所述第一图案的所述第二边设有两个与设于所述第一边的两个所述第二图案相对设置的所述第二图案，并通过该光掩模对三维存储器件进行光刻，以形成栅极隔槽，从而解决了现有技术的三维存储器件形成于栅极隔槽中的导电体容易与堆叠结构中的导体层接触而造成漏电的问题。

附图说明

为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。

图1是本申请实施例提供的一种光掩模的结构示意图。

图2是图1提供的光掩模的另一种实施例的结构示意图。

图3是本申请实施例提供的一种三维存储器件的制备方法的流程示意图。

图4是图3中的制备方法的各工艺的剖面结构示意图。

图5是图3中制备方法的各工艺的结构示意图。

图6是图5中提供的半导体结构沿A-A方向的剖面示意图。

图7是图3中提供的一种三维存储器件的制备方法的另一实施例的流程示意图。

图8是图7中制备方法的各工艺的剖面结构示意图。

图9是图7中第二光掩模的结构示意图。

图10是图7中制备方法的各工艺的结构示意图。

图11是图10中提供的半导体结构沿B-B方向的剖面示意图。

图12是图7中制备方法的各工艺的剖面结构示意图。

图13是本申请提供的一种三维存储器件的结构示意图。

图14是图13提供的三维存储器件沿C-C方向的剖面示意图。

具体实施方式

下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。

请参阅图1，图1为本申请提供的一种光掩模10的结构示意图。所述光掩模10上设有多个依次连接的图案1，所述图案1包括第一图案11和第二图案12，所述第一图案11具有相对设置的第一边111和第二边112，两个所述第二图案12间隔地设于所述第一边111的中部，另外两个所述第二图案12与两个所述第二图案12对应地设于所述第二边112。

为了便于理解，图案1中的四个第二图案分别标号为12a、12b、12c、12d，其中，第二图案12a和第二图案12b间隔设于第一边111，第二图案12c和第二图案12d间隔设于第二边112，第二图案12a和第二图案12c相对设置，第二图案12b和第二图案12d相对设置。

本申请实施例提供的光掩模10，用于辅助三维存储器的栅极隔槽形成，通过在每一所述第一图案11的第一边111的中部间隔设置两个所述第二图案12，在所述第一图案11的所述第二边112设有两个与设于所述第一边111的两个所述第二图案12相对设置的所述第二图案12，并通过该光掩模10对三维存储器件进行光刻，以形成栅极隔槽，从而解决了现有技术的三维存储器件形成于栅极隔槽中的导电体容易与堆叠结构中的导体层接触而造成漏电的问题。

所述光掩模10具有多种实施方式，包括但不限于以下实施例：

一种实施方式中，如图1所示，所述光掩膜10还包括掩膜基体2，所述图案1设置于所述掩膜基体2上，所述图案1透光，即，所述第一图案11和所述第二图案12均透光，所述掩膜基体2遮光。具体的，所述掩膜基体2包括相对设置的第一表面(图未标)及第二表面(图未示)，所述图案1为形成于所述掩膜基体2上且连通所述第一表面及所述第二表面的镂空结构。本实施例示意图中的所述光掩模10上设有的依次连接的图案1以3个为例进行说明，实际上，所述光掩模10上设有的依次连接的图案1的数量根据实际需要设定。当然，其他实施方式中，所述光掩模10包括透明的基板以及设置于所述基板上的遮光层，设置有所述遮光层的基板部分构成所述掩膜基体2，未设置所述遮光层的基板部分构成所述图案1。

另一种实施方式中，请参阅图2，图2为本申请提供的另一种光掩模10的结构示意图。本实施例与上一实施例不同在于，所述图案1遮光。具体的，所述光掩模10包括透明的基板2’以及设置于基板2’上的图案1。本实施例示意图中的所述光掩模10上设有的依次连接的图案1以3个为例进行说明，实际上，所述光掩模10上设有的依次连接的图案1的数量根据实际需要设定。当然，其他实施例中，所述图案1遮光，且所述图案1直接形成光掩模10。

具体的，所述光掩模10中的所述图案1的所述第一图案11与所述第二图案12之间包括但不限于以下限定。

请参阅图2，所述第一图案11具有相对的第一端113和第二端114，靠近所述第一端113的第二图案12与所述第一端113的距离等于靠近所述第二端114的第二图案12与所述第二端114的距离。换言之，第二图案12a到第一端113的距离等于第二图案12b到第二端114的距离，从而便于光掩模10的制作。位于同一边的两个所述第二图案12之间的间隔距离A为所述第二图案12在所述第一图案11长度方向的尺寸B的1～2倍，为靠近所述第二端114的第二图案12与所述第二端114的距离C的1～7倍，换言之，第二图案12a和第二图案12b之间的间隔距离A为第二图案12a在所述第一图案11长度方向的尺寸B的1～2倍，第二图案12a和第二图案12b之间的间隔距离A为第二图案12b与第二端114的距离C的1～7倍。

对应地设于所述第一图案11的所述第一边111的所述第二图案12和设于所述第二边112的所述第二图案12的背离所述第一图案11的边之间的距离D为所述第一图案11的宽度E的2～4倍，其中，两个相对同一第一图案11设置的所述第二图案12为相对同一第一图案11正对的两个第二图案12，换言之，第二图案12a和第二图案12c背离所述第一图案11的边之间的距离D为所述第一图案11的宽度E的2～4倍。

通过对所述光掩模10的每一所述第一图案11及所述第二图案12进行限定，从而限定通过该光掩模10对三维存储器件进行光刻形成的栅极隔槽的结构，使得形成于三维存储器件的栅极隔槽中的导电体不容易与堆叠结构中的导体层接触而造成漏电的问题。也就是说，通过限制栅极隔槽的结构，保证了形成于半导体结构中的导电体与堆叠结构中的导体层之间的氧化物的厚度增加，有效减小半导体结构中的导电体与堆叠结构中的导体层接触而造成漏电的问题，进而提高了三维存储器件的性能。

图3为本申请提供的一种三维存储器件的制备方法的流程示意图。如图3所示，所述三维存储器件的制备方法包括如下的S110、和S120。

本发明还提供一种三维存储器件的制备方法，所述制备方法包括：

S110：提供半导体结构20，如图4所示，所述半导体结构20包括堆叠结构21和衬底22，所述堆叠结构21包括堆栈层211和位于所述堆栈层211上的掩膜层212，所述堆叠结构21具有贯穿所述堆栈层211和所述掩膜层212的沟道孔23，并且在所述沟道孔23内形成有NAND串24。

具体的，所述堆栈层211包括交替设置的牺牲层2111和绝缘层2112。

S120：提供第一光掩膜10，请参阅图5，使用所述第一光掩模10自所述掩膜层212背离所述衬底22的表面2121对所述堆叠结构21进行光刻，以形成第一栅极隔槽25，其中，所述第一光掩膜10为上述所述的光掩模。

具体的，如图2所示，所述第一光掩模10上设有多个依次连接的图案1，所述图案1包括第一图案11和第二图案12，每一所述第一图案11具有相对设置的第一边111和第二边112，所述第一边111的中部间隔设有两个所述第二图案12，所述第二边112设有两个与设于所述第一边111的两个所述第二图案12相对设置的所述第二图案12。

相应的，请参阅图5和图6，通过所述第一光掩膜10形成的所述第一栅极隔槽25包括多个依次连通的第一子隔槽250，每个所述第一子隔槽250包括第一部分251和分别设于所述第一部分251两端的多个第二部分252，本实施例中所述第二部分252为两个，一个所述第一子隔槽250的第二部分252与与其相邻的所述第一子隔槽250靠近的所述第二部分252连通。由于蚀刻工艺的原因，通过第一光掩膜10形成的所述第一栅极隔槽25的第一部分251的形状与第一光掩膜10的第二图案12有些差异。所述第一部分251中间部分的宽度和所述第二部分252的宽度相同，所述第一部分251的相对两端的宽度大于所述第一部分251中间部分的宽度。本实施例中，所述第一栅极隔槽25的槽底壁位于所述半导体结构20中自掩模层212向衬底22的方向的第三牺牲层2111上，并靠近第三牺牲层2111。所述半导体结构20上形成有两个所述第一栅极隔槽25，且每个第一栅极隔槽25以3个依次连通的第一子隔槽250为例进行说明，实际上，第一栅极隔槽25具有依次连通的第一子隔槽250个数根据实际需要设定。当然，其他实施例中，所述第一栅极隔槽25的槽底壁位于所述半导体结构20中自掩模层212向衬底22的方向上的任意牺牲层2111上。所述半导体结构20上形成的所述第一栅极隔槽25的数量可根据实际需要设置。

通过所述第一光掩模10对半导体结构20进行光刻，以形成第一栅极隔槽25，使得形成于半导体结构20中的导电体不容易与堆叠结构21中的导体层接触而造成漏电的问题。也就是说，通过限制第一栅极隔槽25的结构，以使所述第一部分251的相对两端的宽度大于所述第一部分251中间部分的宽度，保证了形成于半导体结构20中的导电体与堆叠结构21中的导体层之间的绝缘物的厚度增加，有效减小半导体结构20中的导电体与堆叠结构21中的导体层接触而造成漏电的问题，进而提高了三维存储器件的性能。

图7为本申请提供的另一种三维存储器件的制备方法的流程示意图。如图7所示，所述三维存储器件的制备方法包括如下的S710、S720、S730、S740、和S750。

本发明还提供一种三维存储器件的制备方法，所述制备方法包括：

S710：如图4所示，提供半导体结构20，所述半导体结构20包括堆叠结构21和衬底22，所述堆叠结构21包括堆栈层211和位于所述堆栈层211上的掩膜层212，所述堆叠结构21具有贯穿所述堆栈层211和所述掩膜层212的沟道孔23，及在所述沟道孔23内形成NAND串24。

S720：如图5和图6所示，提供第一光掩膜10，使用所述第一光掩模10自所述掩膜层212背离所述衬底22的表面对所述堆叠结构21进行光刻，以形成第一栅极隔槽25，其中，所述第一光掩膜为上述所述的光掩模10。

本实施例中，S710和S720的具体操作与S110和S120的具体操作相同，在此不再赘述。

S730：向所述第一栅极隔槽25中填充第一绝缘材料。

具体的，如图8所示，向所述第一栅极隔槽25中填充第一绝缘层26，本实施例中，所述第一绝缘材料为氧化硅，所述第一绝缘材料通过原子层沉积填充于所述第一栅极隔槽25中以形成第一绝缘层26。填充于所述第一栅极隔槽25中的第一绝缘材料与掩模层212背离所述衬底22的表面2121平齐。其他实施例中，所述第一绝缘材料可通过其他沉积方式填充于所述第一栅极隔槽25中，所述第一绝缘材料还可以是其他绝缘材料。

S740：如图9、图10和图11所示，提供第二光掩模50；使用所述第二光掩模50自所述掩模层212背离所述衬底22的表面对所述半导体结构20进行光刻，形成第二栅极隔槽27，所述第二栅极隔槽27露出所述衬底22，所述第二栅极隔槽27包括多个间隔设置的第二子隔槽270，相邻的任意两个所述第二子隔槽270在远离所述衬底22的部分通过填充于所述第一子隔槽250的第一部分251中的所述第一绝缘材料间隔。

具体的，如图9所示，所述第二光掩模50上设有多个间隔设置的第三图案51，所述第三图案51包括中间段511和连接于所述中间段511两端的边缘段512，所述中间段511的宽度小于所述边缘段512的宽度。使用所述第二光掩模50自所述掩模层212背离所述衬底22的表面对所述半导体结构20进行光刻时，所述第二光掩模50和所述第一光掩模10对所述半导体结构20光刻的位置相同，所述第三图案51的中间段511及靠近所述中间段511的部分边缘段512与两个相邻的第一子隔槽250相连的两个第二部分252对应，所述第三图案51远离所述中间段511的边缘段512与其对应的所述第一部分251的边缘部分对应，换言之，所述第三图案51与所述第二部分252及靠近所述第二部分252的部分第一部分251对应。如图10和图11所示，从而形成于所述半导体结构20上的所述第二栅极隔槽27包括多个间隔设置的第二子隔槽270，相邻的任意两个所述第二子隔槽270在远离所述衬底22的部分通过填充于所述第一子隔槽250的第一部分251中的所述第一绝缘材料间隔，即，相邻的任意两个所述第二子隔槽270在远离所述衬底22的部分通过位于第一部分251中的所述第一绝缘层26间隔。由于蚀刻工艺的原因，通过第二光掩膜30形成的所述第二子隔槽270的两端边缘的形状与第二光掩膜30的边缘段512有些差异。本申请中第二子隔槽270间隔设置从而有效防止半导体结构20发生偏斜，保证了半导体结构20的后续工艺的操作精准，进而提高三维存储器件的性能。

S750：在所述第二栅极隔槽27的周壁上沉积第二绝缘材料；将导电材料填充于所述第二栅极隔槽27中。

具体的，如图11和图12所示，在所述第二栅极隔槽27中沉积第二绝缘材料和导电材料之前，环绕第二栅极隔槽27的底部的衬底22的露出部分被掺杂以形成掺杂区域28。可以使用离子注入或向衬底22中扩散掺杂剂来形成掺杂区域28。掺杂剂可以包括任何p型掺杂剂(例如硼)或任何n型掺杂剂(例如磷)。

接着，将所述牺牲层替换为导体层2111a，以形成交替的绝缘体和导体堆栈层211。可以通过例如各向同性干法刻蚀或湿法刻蚀的适当刻蚀工艺去除牺牲层。相对于半导体结构20的其它部分的材料，刻蚀工艺可以对牺牲层的材料具有充分高的刻蚀选择性，以使得刻蚀工艺能够对半导体结构20的其它部分具有最小影响。在一些实施例中，牺牲层包括氮化硅，并且各向同性干法刻蚀的刻蚀剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法刻蚀的射频(RF)功率可以低于大约100W，并且偏压可以低于大约10V。在一些实施例中，牺牲层包括氮化硅，并且湿法刻蚀的刻蚀剂包括磷酸。在一些实施例中，绝缘层2112可以被去除，以使得在导体层之间存在空白空间(真空)。导体层之间的真空空间充当绝缘层2112，并可以帮助减小寄生电容。本实施例中，导体层可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的适当沉积方法向通过去除牺牲层所留下的区域中沉积导体层。

接着，在所述第二栅极隔槽27的周壁上沉积第二绝缘材料以形成阻挡层29，第二绝缘材料可以包括氧化物或任何其它电绝缘材料，如氧化硅。所述第二绝缘材料通过原子层沉积形成于所述第二栅极隔槽27的周壁上形成阻挡层29。所述第二栅极隔槽27中的阻挡层29与掩模层212背离所述衬底22的表面2121平齐。其他实施例中，所述第二绝缘材料可通过其他沉积方式形成于所述第二栅极隔槽27的周壁上，诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术来形成阻挡层29。所述第二绝缘材料与所述第一绝缘材料与所述第二绝缘材料相同或不同。

然后，在所述阻挡层29及掺杂区域28朝向第二栅极隔槽27的开口的表面上形成导电材料层30，导电材料层30由金属材料钛或其他导电材料形成。导电材料层30通过物理气相沉积(PVD)形成于阻挡层29层及掺杂区域28朝向第二栅极隔槽27的开口的表面上。当然，其他实施例中，导电材料层30可通过其他沉积方式形成于所述阻挡层29及掺杂区域28朝向第二栅极隔槽27的开口的表面上。最后，将第三绝缘材料填充于所述第二栅极隔槽27中以形成第三绝缘柱31，第三绝缘材料填充于导电材料层30围成的空间内以形成第三绝缘柱31。移除贯穿所述掩膜层212并延伸至所述堆叠结构21中的部分第三绝缘柱31，并在移除第三绝缘柱31的第二栅极隔槽27中填充导电材料以形成导电体32，所述导电体32与掩模层212背离所述衬底22的表面平齐。第三绝缘材料可以是多晶硅或其他绝缘材料。导电材料可以包括诸如钨的金属，或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用任何适当的电镀或无电镀技术来填充第三绝缘柱31和导电体32。

通过所述第一光掩模10和所述第二光掩模50对半导体结构20进行光刻，以形成第一栅极隔槽25和第二栅极隔槽27，使得形成于第二栅极隔槽27中的导电体32不容易通过导电材料层30与堆叠结构21中的导体层2111a接触而造成漏电的问题，也就是说，通过限制第一栅极隔槽25的结构，以使所述第一部分251的相对两端的宽度大于所述第一部分251中间部分的宽度，保证了形成于第二栅极隔槽27中的导电体32和导电材料层30与堆叠结构21中的导体层2111a之间的绝缘物(即，第一绝缘层26和阻挡层29)的厚度增加，有效减小第二栅极隔槽27中的导电体32通过导电材料层30与堆叠结构21中的导体层2111a接触而造成漏电的问题，进而提高了三维存储器件的性能。且第二子隔槽270间隔设置从而有效防止半导体结构20发生偏斜，保证了半导体结构20的后续工艺的操作精准，进而提高三维存储器件的性能。

如图13和图14所示，本发明提供的一种三维存储器件40，所述三维存储器件40包括衬底41、堆叠结构42、第一绝缘部43和第二绝缘部44。所述堆叠结构42位于所述衬底41上，所述堆叠结构42包括堆栈层421和位于所述堆栈层421上的掩膜层422，所述掩膜层422具有背向所述堆栈层421的顶面4221。所述第一绝缘部43贯穿所述掩膜层422并延伸至所述堆叠结构42中，所述第一绝缘部43包括多个间隔设置的第一子绝缘部430。所述第二绝缘部44贯穿所述堆叠结构42并延伸至所述衬底41中，每个第二绝缘部44包括多个间隔设置的第二子绝缘部440，每一所述第二子绝缘部440设于任意相邻的两个所述第一子绝缘部430之间，并与任意相邻的两个所述第一子绝缘部430连接，每个所述第二子绝缘部440中设有导电体45。所述第二绝缘部44背离所述导电体45的任意边缘到所述导电体45的距离相等，所述第一子绝缘部430包括第一平直段431和设于所述第一平直段431两端的第一弧形段432，所述第一弧形段432的相对两边凸出于所述第一平直段431的相对两边，所述第一子绝缘部430两端的第一弧形段432分别与其对应的所述第二子绝缘部440连接。

本申请中的第二绝缘部44中的导电体45与三维存储器件40堆叠结构42中的导电层4211之间设有第一弧形段432和所述第二绝缘部44，保证了形成于第二绝缘部44中的导电体45与堆叠结构42中的导电层4211之间的绝缘部的厚度足够厚，有效减小第二绝缘部44中的导电体45与堆叠结构42中的导电层4211接触而造成漏电的问题，进而提高了三维存储器件40的性能。且第二绝缘部44间隔设置从而有效防止三维存储器件40发生偏斜，保证了三维存储器件40的后续工艺的操作精准，进而提高三维存储器件40的性能。

所述堆叠结构42具有贯穿所述堆栈层421和所述掩膜层422的沟道孔46，以及在所述沟道孔46内形成有NAND串47，所述堆栈层421包括交替设置的导电层4211和绝缘层4212。每一所述第二子绝缘部440设于任意相邻的两个所述第一子绝缘部430之间，并每一所述第二子绝缘部440远离所述衬底41的部分与所述第一子绝缘部430连接。所述第一平直段431具有第一侧边4311，所述第一弧形段432具有与所述第一侧边4311位于同一侧的第二侧边4321及与所述第二侧边4321相背的第三侧边4322，所述第一侧边4311和所述第二侧边4321连接，所述第一侧边4311与所述第二侧边4321的连接处到所述第三侧边4322的最短距离大于或等于所述第二子绝缘部440的厚度，具体的，所述第一侧边4311与所述第二侧边4321的连接处到所述导电体45之间的距离为30～100nm，从而保证形成于第二绝缘部44中的导电体45与堆叠结构42中的导电层4211之间的绝缘部(即，第一绝缘部430和第二绝缘部440)的厚度足够厚，有效减小第二绝缘部44中的导电体45与堆叠结构42中的导电层4211接触而造成漏电的问题，进而提高了三维存储器件40的性能。

所述三维存储器件40还包括导电材料层48和第三绝缘柱49，所述第三绝缘柱49与所述导电体45依次层叠贯穿所述堆叠结构42并延伸至所述衬底41中，所述导电体45靠近所述掩膜层422设置并靠近所述掩模层422的一端与所述顶面4221平齐，导电材料层48设于所述第三绝缘柱49和所述导电体45与所述第二绝缘部44之间，及设于第三绝缘柱49与所述衬底41之间。

所述导电体45包括第二平直段451和设于所述第二平直段451两端的第二弧形段452，所述第一弧形段432与所述第二弧形段452之间设有第二子绝缘部440，所述第一平直段431的宽度小于所述第二平直段451的宽度，从而有效减小所述第一绝缘部43的面积，也就是减少了形成第一绝缘部43的材料，降低了材料成本。

本申请中的第二绝缘部44中的导电部分(即，导电体45和导电材料层48)与三维存储器件40堆叠结构42中的导电层4211之间设有第一弧形段432和所述第二绝缘部44，保证了第二绝缘部44中的导电部分与堆叠结构42中的导电层4211之间的绝缘部的厚度足够厚，有效减小第二绝缘部44中的导电部分与堆叠结构42中的导电层4211接触而造成漏电的问题，进而提高了三维存储器件40的性能。且第二绝缘部44间隔设置从而有效防止三维存储器件40发生偏斜，保证了三维存储器件40的后续工艺的操作精准，进而提高三维存储器件40的性能。通过限制所述第一平直段431的宽度，有效减少形成第一绝缘部43的材料，降低了材料成本。

以上所述是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。