中继装置和信息处理系统
阅读说明：本技术 中继装置和信息处理系统 (Relay device and information processing system ) 是由 石田智弘 木村真敏 于 2019-04-18 设计创作，主要内容包括：提供第一端点和第二端点。第一端点从每个用作执行算术处理的计算机的平台中的第一平台的根复合体接收数据。第二端点向平台中的第二平台的根复合体传送数据,该要传送的数据是通过从第一端点的隧穿在该第二端点处接收到的。(A first endpoint and a second endpoint are provided. The first endpoint receives data from a root complex of a first one of the platforms each serving as a computer performing arithmetic processing. The second endpoint transmits data to a root complex of a second one of the platforms, the data to be transmitted being received at the second endpoint by tunneling from the first endpoint.)
技术领域
本发明涉及中继装置和信息处理系统。
背景技术
已知一种使用多个计算器(算术装置)执行并行计算的方法。在该方法中，例如，通过以太网(注册商标)线路在计算器之间交换数据。
引用列表
专利文献
专利文献1：日本特开2008-41027号公报
专利文献2：PCT国际申请公开No.JP-T-2012-504835的日文翻译
发明内容
技术问题
然而，当在一个装置内执行数据传送或在两个装置之间进行数据传送时，以太网(注册商标)线路的通信速度可在使用时成为瓶颈。
技术方案
根据一个方面，本发明的目的是实现平台之间的高速通信。
根据该方面的中继装置连接到每一个用作执行算术处理的计算机的平台，以与每个平台通信并经由***组件快速互连(PCIe)总线中继平台之间的通信。中继装置包括：第一端点，其从平台当中的第一平台的根复合体接收数据；以及第二端点，其向平台中的第二平台的根复合体传送数据，要传送的数据从第一端点通过隧穿在第二端点处被接收。
技术效果
根据本发明的以上方面，能够实现平台之间的高速通信。
附图说明
图1是例示在各种平台中使用PCIe总线的连接配置的图；
图2是例示在各种平台中使用PCIe总线的连接配置的图；
图3是例示在各种平台中使用PCIe总线的连接配置的图；
图4是示意性地示出作为实施方式的示例的信息处理系统中的多个平台的连接配置的图；
图5是例示作为实施方式的示例的信息处理系统中的平台的软件配置的图；
图6是示意性地示出作为实施方式的示例的信息处理系统中的PCIe桥控制器的硬件配置的图；
图7是示出作为实施方式的示例的PCIe的层配置的图；
图8是例示作为实施方式的示例的信息处理系统中的从处理器朝向其它处理器观看的视图的图；
图9是例示作为实施方式的示例的信息处理系统中的从处理器朝向其它处理器观看的视图的图；
图10是用于解释作为实施方式的示例的信息处理系统中的在平台之间经由PCIe桥控制器的数据传送方法的图；以及
图11是用于解释作为实施方式的示例的信息处理系统中的在平台之间经由PCIe桥控制器的数据传送方法的图。
具体实施方式
将参照附图描述中继装置和信息处理系统的示例性实施方式。注意，以下描述的实施方式仅仅是示例，并且不旨在排除在实施方式中没有清楚描述的各种修改和技术应用。也就是说，在不脱离本发明的主旨的情况下，可以对该实施方式进行各种修改以实现该实施方式。附图中的每一个不一定仅包括其中所示的组件，并且可以包括另一功能等。
(A)使用PCIe总线的通信
例如，为了执行诸如基于PC的AI推断处理和图像处理之类的高负载的算术运算，可以考虑使用能用作PC的装置的诸如GPU或FPGA等的处理器(算术运算处理器)。PC是个人计算机的缩写，AI是人工智能的缩写。GPU是图形处理单元的缩写，FPGA是现场可编程门阵列的缩写。
为了使上述处理器作为PC的装置工作，需要在操作系统(OS)上安装用于操作特定硬件的装置驱动器。OS的示例包括Windows(注册商标)和Linux(注册商标)。还需要创建符合每个OS的要求的装置驱动器。特别地，在Windows的情况下，驱动器要求等根据OS的版本而不同，并且已经要求用于装置驱动器的开发技术。因此，在没有Windows兼容装置驱动器的开发技术的情况下，不管处理器的性能如何高，都无法将处理器用作PC的装置。
作为用于将装置连接到PC的接口，已知有能够高速传送大容量数据的PCIe接口。在PCIe上，诸如Intel(注册商标)处理器之类的处理器用作作为主机操作的根复合体(RC)，同时装置用作端点(EP)。在主机和装置之间执行数据传送。
图1至图3中的每一个是例示在各种平台中使用PCIe总线的连接配置的图。
例如，由Intel公司制造的x86兼容处理器被安装在PC平台上，并且诸如Windows和Linux之类的通用OS在其上操作。
图1表示其中RC在配备有PCIe的PC平台上一对一地连接到EP的配置的示例。在图1所示的该方法中，在用作EP的每个装置连接到PC平台的同时PC平台用作RC。用于图1中的各个装置的控制器由不同制造商(A公司至H公司)提供。
当每个装置的装置驱动器被安装在PC平台的OS上时，每个装置变得可用，使得每个装置不能被独立地操作。当在PC平台上发生操作故障时，所有装置停止操作。
需要开发与每种硬件和每个OS兼容的装置驱动器，使得在OS改变时适当地开发驱动器。
图2表示其中多个EP经由PCIe交换控制器连接到单个RC的配置的示例。另外，在图2所示的该方法中，PC平台用作RC，同时用作EP的每个装置连接到PC平台。
在与当将多个EP连接到单个RC时要连接的装置的数目相比RC的数目不足的情况下，使用图2中所示的PCIe交换控制器。通过该方法，一个RC的频带由四个EP共用，使得性能劣化。
然而，驱动该装置的方法与将RC与EP一对一地连接的上述情况中的方法相同，使得装置不能单独操作。当每个装置的装置驱动器安装在Intel x86平台的OS上时，该装置可用。
图3表示其中两个PC平台(单元A和单元B)经由互连件互连的配置的示例。
另外，在图3中例示的该方法中，PC平台用作RC，同时用作EP的每个装置连接到PC平台。
当每个装置的装置驱动器被安装在PC平台的OS上时，该装置可用。
如图3中所示，通过经由互连件、以太网等将OS操作所在的平台(处理器)连接，可以同步地驱动处理器。
然而，需要在要连接的平台上操作相同的OS，并且要连接的平台需要支持相同的连接方法。因此，在图3中所示的配置不适于连接不同的平台。
例如，当图3中的单元A使连接到单元B的公司E的装置执行处理时，处理经由互连件从单元A的处理器传递到单元B的处理器，由此单元B的处理器使公司E的装置执行处理。
在经由互连件连接的平台之间，每个处理器能够向与另一单元连接的装置发起处理。然而，必须经由连接到装置的处理器来执行处理，从而相应地增加了接收侧的处理器上的负载。
如以上参照图1至图3所描述的，当将现有技术中的PCIe通信直接应用于多个平台之间的通信时，用于每个装置的装置驱动器对于OS是必不可少的，从而可需要其开发成本和维护成本。
根据本发明的信息处理系统通过经由PCIe总线将多个平台彼此连接来实现平台之间的通信，并且提供其中每个处理器不需要驱动器来充当另一处理器的RC的配置。
(B)配置
图4是示意性地示出作为实施方式的示例的信息处理系统1中的多个平台的连接配置的图。
在图4中例示的信息处理系统1包括PCIe桥控制器3和多个(在图4所示的示例中为8个)平台2-1至2-8。平台2-1至2-8中的每一个连接到PCIe桥控制器3。
在以下描述中，作为指示平台的附图标记，在需要指定平台之一的情况下使用附图标记2-1至2-8，并且在指示特定平台的情况下使用附图标记2。平台2也可以被称为PC平台2。
平台
平台2-1包括处理器21-1。类似地，平台2-2至2-8分别包括处理器21-2至21-8。
各个处理器21-1至21-8可以由不同的制造商(供应商)提供。例如，假设处理器21-1、21-2、21-3、21-4、21-5、21-6、21-7和21-8分别由公司A、公司B、公司C、公司D、公司E、公司F、公司G和公司H提供。
在以下描述中，处理器21-1、21-2、21-3、21-4、21-5、21-6、21-7和21-8可以分别被称为处理器A、处理器B、处理器C、处理器D、处理器E、处理器F、处理器G和处理器H。可以将不同的平台连接到PCIe桥控制器3上所安装的各个EP。另外，两个或更多个EP可连接到一个平台，并且所述平台可以使用多个RC来与PCIe桥控制器3通信。
在以下描述中，作为指示处理器的附图标记，在需要指定处理器之一的情况下使用附图标记21-1至21-8、附图标记A至H等，并且在指示特定处理器的情况下使用附图标记21。
平台2-1至2-8中的每一个提供用于执行诸如AI推断处理和图像处理之类的算术处理的计算机环境，并且包括处理器21以及图10所示的储存器23和存储器(物理存储器)22。
在平台2上，当处理器21执行存储在存储器22或储存器23中的程序时，实现各种功能。
储存器23是诸如硬盘驱动器(HDD)、固态驱动器(SSD)和储存级存储器(SCM)之类的储存装置，并且在其中存储各种数据。
存储器22是包括只读存储器(ROM)和随机存取存储器(RAM)的储存存储器。在存储器22的ROM中，写入各种软件程序和用于该程序的数据等。存储器22上的软件程序由处理器21适当地读取来执行。存储器22的RAM用作主储存存储器或工作存储器。
处理器21控制整个平台2。处理器21可以是多处理器。例如，处理器21可以是中央处理单元(CPU)、微处理单元(MPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑器件(PLD)和现场可编程门阵列(FPGA)中的任何一个。处理器21可以是CPU、MPU、DSP、ASIC、PLD和FPGA中的两种或更多种类型的组件的组合。
图5是例示作为实施方式的示例的信息处理系统1中的平台2的软件配置的图。
为了方便起见，图5仅示出了平台2-1至2-3的软件配置。
在图5中例示的信息处理系统1中，平台2-1的OS为Windows，在该OS上执行存储管理程序。平台2-2和2-3中的每一个的OS是Linux，并且在该OS上执行方差处理程序(方差处理A、B)。
每个平台2包括桥驱动器20。平台2经由桥驱动器20与PCIe桥控制器3和另一平台2通信。稍后将描述由桥驱动器20执行的通信方法。
每个平台2包括处理器21和存储器(物理存储器)22。处理器21执行存储在存储器22中的OS、各种程序、驱动器等以实现各个功能。
各个平台2中所包括的处理器21可以由彼此不同的供应商提供。在图4所示的示例中，包括多个RC(例如，由Intel公司制造的x86处理器)的平台可以用作平台2中的至少部分平台(例如，平台2-7)。
平台2中的每一个被配置成能够独立地操作而不影响其它驱动器配置。
在平台2上，如稍后参照图10所描述的，存储器22的储存区域的一部分用作临时存储在平台2之间(处理器21之间)传送的数据的通信缓冲器221。
PCIe桥控制器3实现平台2-1至2-7之间的数据等的通信。
图6是示意性地示出作为实施方式的示例的信息处理系统1中的PCIe桥控制器3的硬件配置的图。
PCIe桥控制器3例如是在单个芯片中包括8个通道的EP的中继装置。如图6中所示，PCIe桥控制器3包括CPU 31、存储器32、互连件33和多个(在图6所示的示例中为8个)插槽34-1至34-8。
配置为满足PCIe标准的装置连接到插槽34-1至34-8中的每一个。具体地，在信息处理系统1中，平台2连接到插槽34-1至34-8中的每一个。
在以下描述中，作为指示插槽的附图标记，在需要指定插槽之一的情况下使用附图标记34-1至34-8，并且在指示特定插槽的情况下使用附图标记34。
像图4所示的平台2-1至2-6一样，单个处理器21可以连接到单个插槽34。另选地，像图4中的平台2-7一样，单个平台2可以连接到两个或更多个(图4的示例示出了两个插槽)插槽34。该实施方式可以进行各种修改来实现。
通过向单个平台2(像图4中的平台2-7一样)，分配两个或更多个插槽34，该平台2-7可以使用宽通信频带来执行通信。
插槽34中的每一个经由内部总线连接到互连件33。CPU 31和存储器32也连接到互连件33。因此，插槽34、CPU 31和存储器32中的每一个都被连接，使得其能够经由互连件33彼此通信。
存储器32例如是包括ROM和RAM的储存存储器(物理存储器)。在存储器32的ROM中，写入与数据通信控制有关的软件程序和用于该程序的数据等。存储器32上的软件程序由CPU 31适当地读取来执行。存储器32的RAM用作主储存存储器或工作存储器。
PCIe桥控制器3包括与各个插槽相关联的寄存器35(参照图10)。在寄存器35的基地址寄存器(BAR)空间内提供每个插槽的储存区域。在寄存器35的BAR空间中，提供与插槽#0至#7中的每一个相对应的储存区域。
如稍后描述的，PCIe桥控制器3通过使用BAR空间中的每个插槽的储存区域来执行平台2之间的数据传送。
CPU 31控制整个PCIe桥控制器3。CPU 31可以是多处理器。代替CPU 31，可以使用MPU、DSP、ASIC、PLD和FPGA中的任何一个。CPU 31可以是CPU、MPU、DSP、ASIC、PLD和FPGA中的两种或更多种类型的组件的组合。
当CPU 31执行存储在存储器32中的软件程序时，通过PCIe桥控制器3实现平台2之间(处理器21之间)的数据传送。
PCIe桥控制器3使用PCIe来提高平台2之间的数据传送速度。PCIe桥控制器3如图4中所示地使每个平台2中所包括的处理器作为RC来操作，并实现作为装置操作的EP之间的数据传送。
具体地，在信息处理系统1中，使每个平台2的处理器以作为数据传送接口的PCle的RC操作。使PCIe桥控制器3(即，每个平台2所连接到的插槽34)相对于每个平台2(处理器21)作为EP操作。
作为将PCIe桥控制器3连接到作为EP的处理器21的方法，可以使用已知的各种方法。
例如，在与平台2连接时，PCIe桥控制器3向处理器21通知指示用作EP的信号，从而连接到作为EP的处理器21。
PCIe桥控制器3通过端点到端点(EP到EP)通信来隧穿数据，以将数据传送到多个RC。平台之间的通信在发生PCIe交换时进行逻辑连接，并且当数据传送不集中在一个处理器上时，可以在各个平台之间并行地执行数据传送。
图7是示出作为实施方式的示例的PCIe的层配置的图。
图7示出了在平台2-1的处理器A和平台2-2的处理器B之间执行通信的示例。
在作为发送源的平台2-1上，由用作RC的处理器A生成的数据依次通过软件、交换层、数据链接层和物理层(PHY)进行传送，并且从平台2-1的物理层传送到PCIe桥控制器3的物理层。
在PCIe桥控制器3中，数据依次通过物理层、数据链接层、交换层和软件进行传送，并通过隧穿被传送到与作为发送目的地的平台2的RC相对应的EP。
也就是说，在PCIe桥控制器3中，通过在EP之间执行数据的隧穿(即，执行由一个EP从一个平台接收的数据到另一EP的隧穿)来将数据从包括在一个平台中的一个RC传送到包括在另一平台中的另一RC。
在作为发送目的地的平台2-2上，从PCIe桥控制器3传送的数据依次通过物理层(PHY)、数据链接层、交换层和软件进行传送，并且被传送到作为发送目的地的平台2-2的处理器B。
在本信息处理系统1中，处理器21之间(平台2之间)的通信在发生PCIe交换时进行逻辑连接。
当来自多个其它处理器21的数据传送没有集中在与PCIe桥控制器3中所包括的八个插槽中的一个插槽连接的特定处理器21上时，可以在多个不同组中的处理器21之间并行地执行数据传送。
例如，在平台2-2的处理器B和平台2-3的处理器C中的每一个试图与平台2-1的处理器A通信的情况下，PCIe桥控制器3串行地处理处理器B和处理器C的通信。
然而，当在不同处理器之间执行通信并且通信不集中于特定处理器(诸如处理器A与处理器B、处理器C与处理器D以及处理器E与处理器F之间的通信)时，PCIe桥控制器3并行地处理相应处理器21之间的通信。
图8是例示作为实施方式的示例的信息处理系统1中的从处理器21-8(处理器H)朝向其它处理器观看的视图的图。图9是例示从处理器21-5(处理器E)朝向其它处理器21观看的视图的图。
即使当在处理器21之间执行通信时，从每个处理器21上的OS(例如，Windows的装置管理器)也只能看到PCIe桥控制器3。因此，不需要直接管理作为连接目的地的另一处理器21。因此，连接到PCIe桥控制器3的处理器21可以由设置在PCIe桥控制器3中的装置驱动器管理。
因此，不需要准备用于操作用作发送源和接收目的地的各个处理器21的装置驱动器。处理器21之间的通信可以通过使用PCIe桥控制器3的驱动器简单地对PCIe桥控制器3执行通信处理来执行。
(C)操作
作为如上参照图10所述进行配置的实施方式的示例，下面描述在信息处理系统1中经由PCIe桥控制器3在处理器21之间的数据传送方法。
在图10所示的示例中，来自与插槽#0连接的平台2-1的数据被传送到与插槽#4连接的平台2-5。
在作为数据发送源的平台2-1上，将通过软件等发送的数据(以下称为发送数据)从包括在平台2-1(图10中的附图标记P1)中的储存器23加载到通信缓冲器221中。
通过软件指定通信缓冲器221中的存储发送数据的区域的位置信息(例如，偏移/长度)以及发送目的地的信息(例如，插槽/偏移)，并且这些条信息被传递到桥驱动器20(附图标记P2)。
发送源EP中的桥驱动器20将传送数据传递到BAR空间中的插槽#4的地址(附图标记P3)。在PCIe桥控制器3中，通过EP至EP通信(附图标记P4)将传送数据通过发送源端口发送到与发送目的地平台2-5相对应的插槽(发送目的地插槽)。在发送目的地插槽处，传送数据被存储在寄存器35的BAR空间中的与插槽#4相对应的存储区域上。
在与平台2-5相对应的发送目的地插槽中，桥驱动器20将传送数据从寄存器35的BAR空间中的与插槽#4相对应的存储区域传送到通信缓冲器221，并且将传送数据存储在通信缓冲器221(附图标记P5)中的由偏移指定的预定区域上。
在发送目的地平台2-5上，根据程序，读出存储在通信缓冲器221中的传送数据，并将其移动到存储器(本地存储器)22(附图标记P6)或储存器23(附图标记P7)。
如上所述，数据(传送数据)从作为传送源的平台2-1传送到作为传送目的地的平台2-5。
下面参照图11描述在信息处理系统1中的经由PCIe桥控制器3在平台2之间的数据传送方法。图11是用于说明在根据本实施方式的信息处理系统1中的经由PCIe桥控制器3在平台之间的数据传送方法的示例的图。
在图11所示的示例中，描述将数据从与插槽#0连接的平台2-1传送到与插槽#4连接的平台2-5的情况。
作为发送源的平台2-1将通过软件等发送的数据(以下称为发送数据)从包括在平台2-1中的储存器23等存储在平台2-1的存储区域36中(步骤S701)。存储区域36可以是临时存储要传送的数据的通信缓冲器的一部分。存储区域36是设置在每个平台2中的存储器22中并且在平台当中具有相同大小的区域。存储区域36被分割成多个插槽305。存储区域36的每个分段储存区域与插槽305中的任何一个相关联。例如，在存储区域36中表示为插槽#0的储存区域与连接到插槽#0的平台2-1相关联。在存储区域36中表示为插槽#4的存储区域与连接到插槽#4的平台2-5相关联。平台2-1将分配给作为发送目的地的插槽305(在这种情况下为插槽#4)的区域中的发送数据存储在存储区域36中。
用作根复合体RC的作为发送源的平台2-1基于平台2的存储区域36中的储存区域，获取或生成指示作为发送目的地的插槽305的插槽信息和指示作为发送目的地的存储区域36中的划分区域中的地址的地址信息(步骤S702)。
作为发送源的平台2-1将包括插槽信息、地址信息和发送数据的传送数据传递到具有多个端点的功能的PCIe桥控制器3(步骤S703)。PCIe桥控制器3通过基于插槽信息的EP到EP通信，将作为发送源的插槽305连接到作为发送目的地的插槽305，来将传送数据传送到作为发送目的地的平台2-4(步骤S704)。作为发送目的地的平台2基于插槽信息和地址信息将发送数据(或传送数据)存储在与作为发送目的地的平台2的通信缓冲器221相对应的储存区域中的由地址信息指示的区域中(步骤S705)。
在作为发送目的地的平台2-5上，程序读出存储在通信缓冲器221上的发送数据，并且将发送数据移动到存储器(本地存储器)22或储存器23中的其它区域(步骤S706、步骤S707)。
如上所述，数据(传送数据)从作为传送源的平台2-1传送到作为传送目的地的平台2-5。
(D)优势
在作为实施方式的示例的信息处理系统1中，PCIe桥控制器3调解PCIe桥控制器3中的EP之间的数据传送。因此，可以在连接到PCIe桥控制器3的多个RC(处理器21)之间实现数据传送。
也就是说，每个处理器21作为PCIe的RC独立地操作，并且PCIe桥控制器3连接到与处理器21连接的用作EP的装置，以执行EP之间的数据传送。结果，可以避免由装置驱动器引起的问题，并且可以实现作为一个系统的高速数据传送。
另外，只要处理器21具有符合PCIe标准的数据通信功能，就可以在不同的处理器21之间执行数据传送。因此，可以扩大要使用的处理器21的选择，而与装置驱动器的存在、受支持的OS等无关。
各处理器21经由作为EP的PCIe桥控制器3连接。因此，不需要在EP之前安装用于RC的装置驱动器。因此，不需要开发装置驱动器，并且防止了由于添加装置驱动器而导致的故障。
如图1所示，在使用诸如Intel(注册商标)处理器之类的处理器的传统PCIe连接中，当装置被添加到PCIe时，EP连接到RC。在这种情况下，需要安装与每个EP相对应的装置驱动器，从而由于所应用的装置驱动器，导致整个装置的操作变得不稳定。还存在如下问题：由于未准备装置驱动器而导致装置不可用，并且因为CPU负载因子由于算术运算处理器的控制而增加，所以处理被延迟。
即使通过使用如图2所示的PCIe交换控制器来增加EP的数量，这样的问题仍然存在。
如图3所示，作为分配CPU负载和控制PCIe装置的方法，可以考虑使用直接将CPU彼此连接的互连件。然而，为了以图3中所示的这种连接形式使用CPU，每个CPU需要与相同的互连件兼容。因此，限制了要连接的CPU的类型，从而降低了通用性，并且减少了处理器的选项。
另一方面，在本信息处理系统1中，需要诸如ARM处理器和FPGA之类的通用处理器作为RC来操作，使得它们可以作为本信息处理系统1的处理器21容易地添加。
在PCIe桥控制器3中，通过PCIe执行连接(通信)，使得可以实现不能通过以太网实现的高速传送。另外，可以在平台之间执行诸如4K和8K之类的高清晰度图像的发送和接收、大规模大数据的并行计算等。
还可以连接专用于诸如图像处理、数据检索等的每个功能的专用处理器，从而可以添加功能，并且可以以低成本提高性能。
另外，在本信息处理系统1中，例如，不需要对系统进行虚拟化，并且系统性能不会由于系统的虚拟化而劣化。因此，本信息处理系统1还可以应用于诸如AI推断或图像处理之类的高负载算术运算所使用的系统。
(E)其它
本公开不限于上述实施方式，并且可以在不脱离实施方式的主旨的情况下进行各种修改以实现本公开。本实施方式中的配置和处理可以根据需要选择，或者可以彼此适当地组合。
例如，在图6所示的配置中，PCIe桥控制器3包括八个插槽34-1至34-8，但是实施方式不限于此，并且可以进行各种修改来实现。也就是说，PCIe桥控制器3可以包括七个或更少的插槽34，或者九个或更多的插槽34。
在上述实施方式中，尽管已经描述了使用PCIe的通信系统，但是实施方式不限于此。本实施方式可以应用于基于除PCIe之外的通信标准的通信。
在上述实施方式中，尽管PCIe被例示为用于每个组件的I/O接口的标准，但是该接口不限于PCIe。例如，可以通过用于经由数据传送总线在装置(***控制控制器)和处理器之间执行数据传送的技术来实现用于每个组件的接口。数据传送总线可以是通用总线，其可以在设置在单个壳体中的本地环境(例如，一个系统或一个装置)中高速传送数据。该接口可以是并行接口和串行接口中的任何一个。
在串行传送的情况下，I/O接口可以具有能够执行点对点连接并在分组的基础上传送数据的配置。在串行传送的情况下，I/O接口可以包括多个通道(lane)。I/O接口的层结构可以包括用于生成和解码分组的交换层、用于执行错误检测等的数据链接层以及用于在串行和并行之间转换的物理层。I/O接口还可以包括在包括一个或多个端口的层级的顶部的根复合体、作为I/O装置的端点、用于增加端口的开关、用于转换协议的桥等。接口可以在通过复用器将传输数据和时钟信号复用之后进行发送。在这种情况下，接收侧可以通过解复用器将数据与时钟信号分离。
根据上述公开，本实施方式可以由本领域技术人员实施和制造。
(F)附记
关于上述实施方式，进一步公开了以下附记。
附记1、一种中继装置，该中继装置连接到每个用作执行算术处理的计算机的平台，以与所述平台中的每一个进行通信并经由***组件快速互连(PCIe)总线中继所述平台之间的通信，该中继装置包括：第一端点，所述第一端点从所述平台当中的第一平台的根复合体接收数据；以及第二端点，所述第二端点将所述数据传送到所述平台当中的第二平台的根复合体，要被传送的所述数据通过从所述第一端点起的隧穿而在所述第二端点处被接收。
附记2、根据附记1所述的中继装置，该中继装置还包括与所述第一端点和所述第二端点相关联的存储区域，其中，当数据存储在与作为传输源的所述第一端点相关联的所述存储区域中的、针对所述端点设置的储存区域当中的与作为传输目的地的所述第二端点相关联的第一储存区域上时，从所述第一端点到所述第二端点的所述隧穿是通过将所述数据存储在与作为传输目的地的所述第二端点相关联的所述存储区域中的、与作为传输目的地的所述第二端点相关联的所述第一储存区域上来执行的。
附记3、一种信息处理系统，该信息处理系统包括：平台，所述平台中的每一个用作执行算术处理的计算机；以及中继装置，所述中继装置连接到所述平台，以与所述平台中的每一个进行通信并经由***组件快速互连PCIe总线中继所述平台之间的通信，其中，所述中继装置包括：第一端点，所述第一端点从所述平台当中的第一平台的根复合体接收数据；以及第二端点，所述第二端点将所述数据传送到所述平台当中的第二平台的根复合体，要被传送的所述数据通过从所述第一端点起的隧穿而在所述第二端点处被接收。
附记4、根据附记3所述的信息处理系统，其中，所述平台中的每一个包括由所述中继装置针对每个平台所使用的存储区域，并且当数据存储在所述平台当中作为传输源的所述第一平台中所包括的所述存储区域中的、针对每个平台设置的储存区域当中的与作为传输目的地的所述第二平台相关联的第一储存区域上时，执行所述数据从所述第一平台到所述第二平台的传送，以使得所述数据经由所述第一端点和所述第二端点，存储到与作为传输目的地的所述第二平台相关联的所述存储区域中的、与作为传输目的地的所述第二平台相关联的第一储存区域上。