具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

目前，在进行对SSD SOC芯片的FPGA原型验证过程中，按照ASIC的常规设计，PIPE(physical interface for pcie express—pcie物理层接口)的速率位宽分别为：

PCIE-GEN1-2.5Gbps(单lane)：125M x 16bit；

PCIE-GEN2-5G bps(单lane)：125M x 32bit；

PCIE-GEN3-8Gbps(单lane)：250M x 32bit；

PCIE-GEN4-16Gbps(单lane)：500M x 32bit(or 250M x 64bit)；

ASIC PCIE controller的设计无法在FPGA上跑高速(一般100M以下)这些速度对FPGA propotyping来说太高了，无法实现，gen1x4使用ASIC PCIE controller都无法实现。在传统方法中，PCIE controller也需要使用FPGA适配的，耗费工作量大；或者FPGApropotyping不验证ASIC PCIE controller，而是使用专门的FPGAPCIE controller，带来的坏处是无法再FPGA上验证ASIC PCIE controller。

基于此，本发明提供了一种基于FPGA的PCIE控制器验证方法，旨在能够实现SSDFPGA原型验证实现高速PCIE的方法，并且能够在FPGA上验证ASIC PCIE contrller。

在一个实施例中，如图1所示，提供了一种基于FPGA的PCIE控制器验证装置，所述装置包括：

物理层传输模块101，用于将主机采集到的数据经过译码之后传送给第一速率转换模块；

第一速率转换模块102，用于将物理层传输模块输出的低位宽的PIPE接口经过非对称同步FIFO，转换成高位宽的PIPE接口给PCIE控制模块；

PCIE控制模块103，用于根据第一速率转换模块输出的信号返回对应的控制信号；

第二速率转换模块104，用于将PCIE控制模块输出的高位宽的PIPE接口经过非对称同步FIFO，转换成低位宽的PIPE接口给物理层传输模块。

目前，参考图2所示的传统技术中基于FPGA的PCIE控制器验证信号的传输示意图中，其整体的功能模块以及描述如下：

PCIE Controller:PCIE系统控制器，控制器是计算机的指挥中心，负责决定执行程序的顺序，给出执行指令时机器各部件需要的操作控制命令。由程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器组成，它是发布命令的“决策机构”，即完成协调和指挥整个计算机系统的操作。

PCIE Phy:物理层传输，负责将host(主机)采集到的数据，经过phy译码，传送给controller；将controller发送的数据，经过phy编码，转换成相关标准的电气信号送给host。

由此可见，在传统的方案中，比如进行gen1x4，此时phy与controller之间信号的频率为125M，如果想要在FPGA上验证pcie controller，速度过高，无法验证。

基于此，参考图3所示的本发明的基于FPGA的PCIE控制器验证信号的传输示意图中，主要是针对PCIE标准接口PIPE(Physical Interface for PCI Express：物理层接口)进行处理，通过非对称同步的fifo进行速率的转换，使pcie controller工作在62.5M。值得说明的是，两个时钟是完全同步的。

具体地的信号说明如下：

在一个实施例中，第一速率转换模块102还用于：获取从物理层传输模块输出的125M低位宽信号；将所述125M低位宽信号经过非对称同步FIFIO转成62.5M高位宽信号；将62.5M高位宽信号发送至所述PCIE控制模块。

在一个实施例中，第二速率转换模块104还用于：获取从PCIE控制模块输出的62.5M高位宽信号；将所述62.5M高位宽信号经过非对称同步FIFIO转成125M低位宽信号；将125M低位宽信号发送至所述物理层传输模块。

在一个实施例中，物理层传输模块101还用于：将所述第二速率转换模块发送的数据经过译码转换成标准的电气信号发送给主机。

具体地，在本方案中主要是针对PCIE标准接口PIPE(Physical Interface forPCI Express：物理层接口)进行处理，其中：

TX：从pcie controller出来的62.5M高位宽的pipe接口经过非对称同步fifo，转成125M的pipe接口给PHY。

RX：从pcie phy出来的125M低位宽的pipe接口经过非对称同步fifo，转成62.5Mpipe接口给pcie controller。

在上述实施例中，通过物理层传输模块将主机采集到的数据经过译码之后传送给第一速率转换模块；第一速率转换模块将物理层传输模块输出的低位宽的PIPE接口经过非对称同步FIFO，转换成高位宽的PIPE接口给PCIE控制模块；PCIE控制模块根据第一速率转换模块输出的信号返回对应的控制信号；第二速率转换模块将PCIE控制模块输出的高位宽的PIPE接口经过非对称同步FIFO，转换成低位宽的PIPE接口给物理层传输模块。上述方案在原有的架构的基础上，通过非对称同步的FIFO进行速率的转换，使得PCIE控制器工作在62.5M，即能够实现在FPGA上验证ASIC PCIE控制器。

在一个实施例中，如图4所示，提供了一种基于FPGA的PCIE控制器验证方法，该方法可应用于上述基于FPGA的PCIE控制器验证装置中，包括：

步骤402，通过物理层传输模块将主机采集到的数据经过译码之后传送给第一速率转换模块；

步骤404，第一速率转换模块将物理层传输模块输出的低位宽的PIPE接口经过非对称同步FIFO，转换成高位宽的PIPE接口给PCIE控制模块；

步骤406，PCIE控制模块根据第一速率转换模块输出的信号返回对应的控制信号；

步骤408，第二速率转换模块将PCIE控制模块输出的高位宽的PIPE接口经过非对称同步FIFO，转换成低位宽的PIPE接口给物理层传输模块。

在一个实施例中，如图5所示，提供了一种基于FPGA的PCIE控制器验证方法，该方法中第一速率转换模块将物理层传输模块输出的低位宽的PIPE接口经过非对称同步FIFO，转换成高位宽的PIPE接口给PCIE控制模块的步骤还包括：

步骤502，获取从物理层传输模块输出的125M低位宽信号；

步骤504，将125M低位宽信号经过非对称同步FIFIO转成62.5M高位宽信号；

步骤506，将62.5M高位宽信号发送至PCIE控制模块。

在一个实施例中，如图6所示，提供了一种基于FPGA的PCIE控制器验证方法，该方法中第二速率转换模块将PCIE控制模块输出的高位宽的PIPE接口经过非对称同步FIFO，转换成低位宽的PIPE接口给物理层传输模块的步骤还包括：

步骤602，获取从PCIE控制模块输出的62.5M高位宽信号；

步骤604，将62.5M高位宽信号经过非对称同步FIFIO转成125M低位宽信号；

步骤606，将125M低位宽信号发送至物理层传输模块。

在一个实施例中，该方法还包括：将第二速率转换模块发送的数据经过译码转换成标准的电气信号发送给主机。

关于基于FPGA的PCIE控制器验证方法的具体限定可以参见上文中对于基于FPGA的PCIE控制器验证装置的限定，在此不再赘述。

应该理解的是，虽然图4-6的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4-6中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，提供了一种计算机设备，其内部结构图可以如图7所示。该计算机设备包括通过装置总线连接的处理器、存储器以及网络接口。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作装置、计算机程序和数据库。该内存储器为非易失性存储介质中的操作装置和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种基于FPGA的PCIE控制器验证方法。

本领域技术人员可以理解，图7中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以上各个方法实施例中的步骤。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以上各个方法实施例中的步骤。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。