阅读说明：本技术 三维层叠式半导体存储器件 (Three-dimensional stacked semiconductor memory device ) 是由 金圣贤 于 2019-04-08 设计创作，主要内容包括：本发明公开了一种三维(3D)层叠式半导体存储器件。该半导体存储器件可以包括：多个行线,其在第一水平方向上彼此平行地延伸；多个列线叠层,其在垂直于第一水平方向的第二水平方向上彼此平行地延伸,其中多个列线叠层中的每个列线叠层在竖直方向上包括彼此平行地延伸的多个列线；以及多个单元柱,其竖直穿通列线叠层的列线,多个单元柱中的每个单元柱具有第一端和第二端,其中,多个单元柱的第一端电耦接到多个行线,以及多个单元柱的第二端被浮置。每个单元柱包括核和可变电阻存储层。(The invention discloses a three-dimensional (3D) stacked semiconductor memory device. The semiconductor memory device may include: a plurality of row lines extending parallel to each other in a first horizontal direction; a plurality of column line stacks extending parallel to each other in a second horizontal direction perpendicular to the first horizontal direction, wherein each of the plurality of column line stacks includes a plurality of column lines extending parallel to each other in a vertical direction; and a plurality of cell pillars vertically penetrating the column lines of the column line stack, each of the plurality of cell pillars having a first end and a second end, wherein the first ends of the plurality of cell pillars are electrically coupled to the plurality of row lines, and the second ends of the plurality of cell pillars are floated. Each cell pillar includes a core and a variable resistance storage layer.)

三维层叠式半导体存储器件

相关申请的交叉引用

本专利申请要求2018年6月26日提交的申请号为10-2018-0073179的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本公开的示例性实施例涉及一种三维(3D)层叠式半导体存储器件。

背景技术

近来，作为下一代半导体存储器技术的一部分，3D层叠式半导体存储器技术和交叉点可变电阻存储器技术受到很多关注。此外，神经形态计算技术(neuromorphiccomputing technology)也受到了很多关注，该神经形态计算技术模拟人脑以便用于人工智能技术等。基于神经形态技术的神经形态器件包括多个突触前神经元(pre-synapticneurons)、多个突触后神经元(post-synaptic neurons)和多个突触(synaps)。神经形态器件可以根据学***，并且可以根据电阻水平而输出各种电压或电流。

发明内容

本公开的实施例包括半导体存储器件和神经形态器件，其具有多个可变电阻层以实现多种电阻水平。

本公开的实施例包括交叉点半导体存储器件和神经形态器件。

本公开的实施例包括3D层叠式半导体存储器件和神经形态器件。

本公开的实施例包括具有多个可变电阻层的交叉点3D层叠式半导体存储器件和神经形态器件。

在一个实施例中，半导体存储器件可以包括：多个行线，其在第一水平方向上彼此平行地延伸；多个列线叠层，其在垂直于第一水平方向的第二水平方向上彼此平行地延伸，其中多个列线叠层中的每个列线叠层在竖直方向上包括彼此平行地延伸的多个列线；以及多个单元柱，其竖直穿通列线叠层的列线，多个单元柱中的每个单元柱具有第一端和第二端。多个单元柱的第一端可以电耦接到多个行线。多个单元柱的第二端可以被浮置。

多个单元柱的第二端可以从多个列线叠层的最下面的列线伸出。

多个单元柱中的每个单元柱可以包括：中心核；以及存储层，其围绕中心核。

中心核可以包括金属、金属化合物和金属硅化物中的至少一种。

中心核可以包括金属、金属化合物、金属硅化物和离子掺杂硅中的至少一种。

中心核可以直接连接到多个行线中的一个行线。

存储层可以包括至少三个电阻层。可变电阻层可以具有能带间隙、化学势、离子迁移率、导电丝形成阈值电压、相变阈值电压和原子转移阈值电压之中的至少一种不同特性。

每个可变电阻层可以包括含有氧空位的高介电常数(高k)氧化物或金属氧化物中的至少一种，包括氧化铪、氧化铝、氧化镧、氧化钽、氧化硅和氧化钛。

多个列线中的每个列线可以包括金属、金属化合物、金属硅化物和离子掺杂硅中的至少一种。

多个行线可以被掩埋在衬底中。

在一个实施例中，一种半导体存储器件可以包括：字线，其在第一水平方向上延伸；位线叠层，其在垂直于第一水平方向的第二水平方向上延伸；以及单元柱，其从字线延伸以便竖直穿通位线叠层，其中，单元柱的第一端电耦接到字线，并且单元柱的第二端被浮置。

位线叠层可以包括多个位线，所述多个位线在竖直方向上层叠并且在第二水平方向上彼此平行地延伸。

位线可以包括金属、金属化合物、金属硅化物和离子掺杂硅中的至少一种。

第二端可以从列线叠层的最下端伸出。

单元柱可以包括中心核和围绕中心核的存储层。

存储层可以包括至少三个可变电阻层。可变电阻层可以具有能带间隙、化学势、离子迁移率、导电丝形成阈值电压、相变阈值电压、以及原子转移阈值电压之中的至少一种不同特性。

可变电阻层可以包括含有氧空位的高k氧化物或金属氧化物中的至少一种，包括氧化铪、氧化铝、氧化镧、氧化钽、氧化硅和氧化钛。

字线可以包括金属、金属化合物、金属硅化物和离子掺杂硅中的至少一种。

在一个实施例中，一种半导体存储器件可以包括：衬底；下绝缘层，其设置在衬底之上；多个位线和多个层间电介质层，其交替层叠在下绝缘层之上，其中多个位线在第一水平方向上彼此平行地延伸；上绝缘层，其设置在多个位线之上；字线，其设置在上绝缘层之上并且在垂直于第一水平方向的第二水平方向上延伸；以及垂直柱，其从字线起垂直延伸穿通上绝缘层、多个层间电介质层以及多个位线，其中，垂直柱包括导电核和围绕该核的三个或更多个可变电阻层，垂直柱的上端直接连接到字线；以及垂直柱的下端伸入下绝缘层中而不与衬底接触。

可变电阻层可以包括含有氧空位的高k氧化物或各种金属氧化物中的至少一种，包括氧化铪、氧化铝、氧化镧、氧化钽和氧化钛。可变电阻层可以具有能带间隙、化学势、离子迁移率、导电丝形成阈值电压、磁化阈值电压、相变阈值电压和原子转移阈值电压之中的至少一种不同特性。

附图说明

图1是示意性地示出根据实施例的半导体存储器件的单元阵列的框图。

图2是示意性地示出根据实施例的半导体存储器件的单元阵列的3D立体图。

图3A是沿图2中的线I-I′截取的半导体存储器件的示意性横截面图。

图3B是沿图2中的线II-II′截取的半导体存储器件的示意性横截面图。

图4A是图3A中的区域“A”的扩展视图。

图4B是沿图4A中的线III-III′截取的示意性横截面图。

图5A和图5B示意性地示出了半导体存储器件的编程操作的原理。

图6是示意性地示出根据本公开实施例的半导体存储器件的单元阵列的3D立体图。

图7A是沿图6中的线IV-IV′截取的半导体存储器件的示意性横截面图。

图7B是沿图6中的线V-V′截取的半导体存储器件的示意性横截面图。

图8A是沿图6中的线IV-IV′截取的半导体存储器件的示意性横截面图。

图8B是沿图6中的线V-V′截取的半导体存储器件的示意性横截面图。

图9是示意性地示出根据实施例的半导体存储器件的单元阵列的框图。

图10A和10B是示意性地示出根据实施例的半导体存储器件的单元阵列的3D立体图。

图11是根据实施例的半导体存储器件的示意性横截面图。

图12是示意性地示出根据实施例的模式识别系统的框图。

具体实施方式

结合附图参考以下实施例，本公开的优点和特征以及用于这些实现优点和特征的方法将是清楚的。然而，本公开可以以不同的形式来体现，并且不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将本公开的范围充分传达给本领域技术人员。本公开仅由权利要求的范围来限定。

在整个说明书中，相同的附图标记表示相同的元件。因此，尽管在对应的附图中没有提及或描述相同或相似的附图标记，但是附图标记也可以参考其他附图来描述。此外，尽管元件没有由附图标记来表示，但是可以参考其他附图来描述这些元件。

图1是概念性地示出根据实施例的半导体存储器件的单元阵列100的框图。

参考图1，半导体存储器件的单元阵列100可以包括行驱动器RD、列驱动器CD、多个行线R1至Rn、多个列线C1至Cm以及多个存储单元MC。多个行线R1至Rn可以从行驱动器RD起在行方向上彼此平行地延伸，多个列线C1至Cm可以从列驱动器CD起在列方向上彼此平行地延伸，以及多个存储单元MC可以布置在行线R1至Rn与列线C1至Cm之间的各个交叉点处。多个行线R1至Rn可以对应于字线，而多个列线C1至Cm可以对应于位线。多个存储单元MC可以包括可变电阻层。多个存储单元MC可以包括与相应的行线R1至Rn电耦接的第一电极和与相应的列线C1至Cm电耦接的第二电极。

单元阵列100可以具有交叉点连接结构。半导体存储器件可以包括可变电阻存储器件，诸如电阻式随机存取存储器(ReRAM)、相变RAM(PCRAM)或导电桥RAM(CBRAM)。在本实施例中，行线R1至Rn可以对应于字线，而列线C1至Cm可以对应于位线。

在另一个实施例中，半导体存储器件的单元阵列100可以对应于神经形态器件的突触阵列。例如，行驱动器RD可以对应于神经形态器件的突触前神经元，列驱动器CD可以对应于神经形态器件的突触后神经元，行线R1至Rn可以对应于神经形态器件的突触前线，列线C1至Cm可以对应于神经形态器件的突触后线，以及存储单元MC可以对应于神经形态器件的突触。

图2是示意性地示出根据实施例的半导体存储器件的单元阵列100A的3D立体图。

参考图2，半导体存储器件的单元阵列100A可以包括多个字线30、多个位线40和多个单元柱P。字线30可以在第一方向D1上彼此平行地延伸。第一方向D1可以对应于水平行方向。位线40可以被配置为在第二方向D2上延伸的多个位线叠层40S。即，每个位线叠层40S可以具有多个位线40。第二方向D2可以对应于水平列方向。多个单元柱P可以在第三方向D3上延伸并且穿通位线40。第三方向D3可以对应于实质竖直方向。即，多个单元柱P可以具有圆柱状形状并且可以从字线30起实质上垂直地延伸。多个单元柱P可以直接电耦接到字线30。由于单元柱P竖直穿通位线叠层40S，位线叠层40S中的一个可以电耦接到多个单元柱P。

字线30可以布置在位线叠层40S和单元柱P之上。多个单元柱P的上端可以电耦接到相应的字线30，而多个单元柱P的下端可以从位线叠层40S的最下面的位线40向下伸出，并且从字线30和位线40浮置。即，多个单元柱P的下端不必与其他导电组件耦接。

图3A是沿图2中的线I-I′截取的半导体存储器件的示意性横截面图，而图3B是沿图2中的线II-II′截取的半导体存储器件的示意性横截面图。

参考图3A和图3B，根据本实施例的半导体存储器件的单元阵列100A可以包括设置在衬底10上的下绝缘层20、层叠在下绝缘层20之上的位线叠层40S、单元柱P和字线30。每个位线叠层40S可以具有平行于水平方向延伸的多个位线40。在各个层叠的位线40之间，可以***多个层间电介质层25。因此，位线40和层间电介质层25可以交替地层叠在衬底10与下绝缘层20之上。在位线叠层40S与字线30之间，可以设置上绝缘层26。

衬底10可以包括诸如单晶硅的块体半导体晶片或诸如外延生长的单晶硅的半导体层。

下绝缘层20可以包括氧化硅、氮化硅或其组合。下绝缘层20可以使衬底10与位线40电绝缘，并使衬底10与单元柱P电绝缘。

多个单元柱P可以在实质竖直方向上延伸以垂直地穿通位线40。单元柱P的上端可以直接电耦接到相应的字线30，而单元柱P的下端可以浮置。即，单元柱P的下端可以不与衬底10或其他导电组件电地和物理地耦接。单元柱P可以穿通上绝缘层26和层间电介质层25，并且部分地伸入到下绝缘层20中。多个单元柱P的下端可以从位线叠层40S的最下面的位线40向下伸出。

字线30可以布置在单元柱P上以电耦接到单元柱P。字线30可以在实质上垂直于位线40的实质水平方向上延伸。例如，字线30可以在第一水平方向上延伸，而位线40可以在实质上垂直于第一水平方向的第二实质水平方向上延伸。字线30可以包括导体。例如，字线30可以包括以下之一：金属，诸如钨(W)、钌(Ru)、铜(Cu)或铝(Al)；金属化合物，诸如氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)或氧化钌(RuO₂)；金属硅化物，诸如硅化钨(WSi)、硅化钛(TiSi)、硅化镍(NiSi)或硅化钴(CoSi)；或离子掺杂硅。

位线40可以包括导体。例如，位线40可以包括以下之一：金属，诸如W、Ru或铱(Ir)；金属化合物，诸如WN、TiN、TaN或RuO₂；金属硅化物，诸如WSi、TiSi、NiSi或CoSi；或离子掺杂硅。

多个层间电介质层25可以包括诸如氧化硅或氮化硅的绝缘材料，以使位线40电绝缘。上绝缘层26可以包括诸如氧化硅或氮化硅的绝缘材料，以使位线叠层40S和字线30彼此电绝缘。

图4A是图3A中的区域“A”的扩展视图，而图4B是沿图4A中的线III-III′截取的横截面图。参考图4A和图4B，单元柱P可以包括中心核35和围绕核35的存储层60。中心核35的一部分和存储层60的一部分可以形成一个存储单元MC。例如，单元柱P可以包括多个层叠的存储单元MC，并且每个存储单元MC可以包括中心核35和围绕中心核35的存储层60。

中心核35可以直接电耦接到字线30。中心核35可以包括导体。例如，核35可以包括以下之一：金属，诸如W、Ru、Cu或Al；金属化合物，诸如WN、TiN、TaN或RuO₂；金属硅化物，诸如WSi、TiSi、NiSi或CoSi；或离子掺杂硅。

存储层60可以包括三层或更多层，例如，第一可变电阻层61至第三可变电阻层63。第一可变电阻层61至第三可变电阻层63可以具有能带间隙、化学势、离子迁移率、导电丝形成阈值电压、相变阈值电压和原子转移阈值电压之中的一种或更多种不同特性。例如，第一可变电阻层61可以具有最大的能带间隙、化学势、导电丝形成阈值电压、相变阈值电压或原子转移阈值电压，而第三可变电阻层63可以具有最小的能带间隙、化学势、导电丝形成阈值电压、相变阈值电压或原子转移阈值电压。在另一个示例中，第一可变电阻层61可以具有最低的离子迁移率，而第三可变电阻层63可以具有最高的离子迁移率。第一可变电阻层61的电阻可以是最难改变的，而第三可变电阻层63的电阻可以是三个层之中最不难改变的。例如，当半导体存储器件是ReRAM或CBRAM时，导电丝可能在第一可变电阻层61中最难形成，而在第三可变电阻层63中最不难形成。换言之，第一可变电阻层61可以具有最高的导电丝形成阈值电压，第三可变电阻层63可以具有最低的导电丝形成阈值电压，而第二可变电阻层62可以具有落在另外两个层之间的导电丝形成阈值电压。

第一可变电阻层61至第三可变电阻层63可以包括含有氧空位的各种金属氧化物、高介电常数(高k)氧化物或其组合。各种金属氧化物可以包括氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化钽(Ta₂O₅)、氧化硅(SiO₂)和氧化钛(TiO₂)。

图5A和图5B示出了半导体存储器件的编程操作的原理。例如，将描述三个存储单元MC1至MC3和三个位线40_1至40_3。

参考图5A和5B，字线编程电压Vwp可以被施加到半导体存储器件的字线30(即，核35)，第一位线编程电压Vbp1可以被施加到第一位线40_1，第二位线编程电压Vbp2可以被施加到第二位线40_2，并且第三位线编程电压Vbp3可以被施加到第三位线40_3，以便在半导体存储器件的编程操作期间将存储单元MC1至MC3编程为具有不同的数据值(例如，不同的电阻水平)。

下面的描述可以基于以下假设：字线编程电压Vwp与第一位线编程电压Vbp1之间的差值最大，而字线编程电压Vwp与第三位线编程电压Vbp3之间的差值最小。即，出于说明的目的而假设(|Vwp-Vbp1|>|Vwp-Vbp2|>|Vwp-Vbp3|)的关系。例如，当所有编程电压Vwp、Vbpp1、Vbp2和Vbp3具有正值(+)时，第一位线编程电压Vbp1可以具有最低值，而第三位线编程电压Vbp3可以具有最高值。

具有最大尺寸的第一导电丝F1可以形成在被施加最大电压差的第一存储单元MC1中，具有最小尺寸的第三导电丝F3可以形成在被施加最小电压差的第三存储单元MC3中，并且具有中间尺寸的第二导电丝F2可以形成在被施加中间电压差的第二存储单元MC2中，其中，中间尺寸或中间值是落在最高尺寸或最高值与最低尺寸或最低值之间的尺寸或值。在本实施例中，已经假设并描述了存储单元MC1至MC3是ReRAM或CBRAM的存储单元。当存储单元MC1至MC3是PCRAM的存储单元时，导电丝F1至F3可以对应于相变区域。

如上所述，当第一可变电阻层61具有最高的能带间隙、化学势、导电丝形成阈值电压、相变阈值电压或原子转移阈值电压、和最低离子迁移率时，而当第三可变电阻层63具有最低的能带间隙、化学势、导电丝形成阈值电压、相变阈值电压或原子转移阈值电压、以及最高离子迁移率时，第一可变电阻层61至第三可变电阻层63可以在相同的字线编程电压下形成具有不同尺寸的导电丝。具体地，形成在具有最高阈值电压的第一可变电阻层61中的导电丝可以具有最小尺寸，而形成在具有最低阈值电压的第三可变电阻层63中的导电丝可以具有最大尺寸。因此，在半导体存储器件的读取操作期间，第一存储单元MC1可以具有最低电阻值，而第三存储单元MC3可以具有最高电阻值，并且第二存储单元MC2可以具有在最低电阻值与最高电阻值之间的中间电阻值。

参考图5B，在另一个示例中，在被施加最大电压差的第一存储单元MC1中第一导电丝F1可以包括形成在第一可变电阻层61至第三可变电阻层63中的导电丝，在被施加中间电压差的第二存储单元MC2中第二导电丝F2可以包括形成在第二可变电阻层62和第三可变电阻层63中的导电丝，并且在被施加最小电压差的第三存储单元MC3中第三导电丝F3可以包括仅形成在第三可变电阻层63中的导电丝。在第二存储单元MC2的第一可变电阻层61中以及在第三存储单元MC3的第一可变电阻层61和第二可变电阻层62中(其中没有形成导电丝)，根据被施加到中心核35(即，字线30)与位线40_1至40_3的读取电压之间的电压差而可以发生电子隧穿。因此，在半导体存储器件的读取操作期间，第一存储单元MC1可以具有最低电阻值，而第三存储单元MC3可以具有最高电阻值，并且第二存储单元MC2可以具有在最低电阻值与最高电阻值之间的中间电阻值。

根据实施例，存储单元MC1至MC3可以根据字线编程电压Vwp与位线编程电压Vbp1至Vbp3之间的电压差而具有可变电阻水平。例如，在神经形态器件的情况下，存储单元MC1至MC3可以具有根据字线编程电压Vwp与位线编程电压Vbp1至Vbp3之间的电压差而具有可变学***。

在本实施例中，已经描述了存储层60包括三个可变电阻层61至63。然而，存储层60可以包括四个或更多个可变电阻层。即，存储层60可以具有至少三个可变电阻层，或者三个或更多个可变电阻水平，以提供额外的电阻水平。

图6是示意性地示出根据实施例的半导体存储器件的单元阵列100B的3D立体图。参考图6，半导体存储器件的单元阵列100B可以包括多个字线30、多个位线40和多个单元柱P。与图2所示的半导体存储器件的单元阵列100A相比，多个字线30可以布置在多个位线40和多个单元柱P之下。即，单元柱P的下端可以电耦接到相应的字线30，而单元柱P的上端可以浮置。

图7A是沿图6中的线IV-IV′截取的半导体存储器件的示意性横截面图，而图7B是沿图6中的线V-V′截取的半导体存储器件的示意性横截面图。

参考图7A和图7B，根据本实施例的半导体存储器件的单元阵列100B可以包括设置在衬底10上的下绝缘层20、布置在下绝缘层20上或下绝缘层20中的字线30、单元柱P以及布置在字线30之上的位线叠层40S。在各个层叠的位线40之间，可以***多个层间电介质层25，并且上绝缘层26设置在最上面的位线40上。与图3A和图3B所示的半导体存储器件的单元阵列100A相比，字线30可以布置在单元柱P和位线叠层40S之下。字线30可以通过下绝缘层20而与衬底10绝缘。即，单元柱P的下端可以电耦接到字线30，而单元柱P的上端可以浮置。

图6还能用于示意性地示出单元阵列100C的3D立体图。图8A是沿图6中的线IV-IV′截取的单元阵列100C中的半导体存储器件的示意性横截面图，而图8B是沿图6中的线V-V′截取的单元阵列100C中的半导体存储器件的示意性横截面图。

参考图8A和图8B，根据实施例的半导体存储器件的单元阵列100C可以包括被掩埋在衬底10中的字线30、设置在衬底10上的下绝缘层20、布置在字线30上的单元柱P以及位线叠层40S。在各个层叠的位线40之间，可以***多个层间电介质层25，并且上层间绝缘层26设置在最上面的位线40上。与图3A和图3B所示的半导体存储器件的单元阵列100A相比，字线30可以布置在单元柱P和位线叠层40S之下。字线30可以被掩埋在衬底10中。字线30可以是衬底10中的离子掺杂区域或被掩埋在衬底10中的金属线。字线30可以通过设置在衬底10中的绝缘区域12而与衬底10的块体区域电绝缘。绝缘区域12可以包含绝缘材料，该绝缘材料包括氧化硅或氮化硅。在另一个实施例中，绝缘区域12可以反映用于与字线30和衬底10中的任何一个来形成耗尽区域的N型离子或P型离子掺杂区域。

图9是概念性地示出根据实施例的半导体存储器件的单元阵列200的框图。参考图9，半导体存储器件的单元阵列200可以包括行驱动器RD、多个列驱动器CD-1至CD-m、多个行线R1至Rn、多个列线组CS-1至CS-m以及多个存储单元MC。多个行线R1至Rn可以从行驱动器RD起在行方向上彼此平行地延伸，多个列线组CS-1至CS-m可以包括从多个列驱动器CD-1至CD-m起在列方向上彼此平行地延伸的多个列线C11至CmM，并且多个存储单元MC可以布置在行线R1至Rn与列线C11至CmM之间的各个交叉点处。列驱动器CD-1至CD-m中的一个和列线组CS-1至CS-m中的一个可以连接以形成多个存储块B1至Bm中的一个。

图10A和图10B是示意性地示出根据实施例的半导体存储器件的单元阵列200A和200B的3D立体图。

参考图10A和图10B，半导体存储器件的单元阵列200A和200B可以各自包括多个字线30、多个位线40和多个单元柱P。字线30可以在第一方向D1上彼此平行地延伸。第一方向D1可以指示水平行方向。位线叠层40S可以包括多个位线40并且可以在第二方向D2上延伸。第二方向D2可以指示水平列方向。每个位线叠层40S可以被包括在存储单元块B中。多个单元柱P可以在第三方向D3上延伸并且穿通位线40。第三方向D3可以指示实质竖直方向。

参考图10A，字线30可以布置在位线叠层40S和单元柱P之上。参考图10B，字线30可以布置在位线叠层40S和单元柱P之下。图10A和图10B中示出的单元阵列200A和200B可以参考对图3A、图3B、图4A、图4B、图7A、图7B、图8A和图8B的描述来进一步理解。

在图9、图10A和图10B中，字线30中的一个和多个位线40可以通过单元柱P中的一个而彼此电耦接。返回参考图4A和图4B，每个单元柱P可以具有在字线30与位线40之间的交叉区域中的多个存储单元MC。因此，与一个字线30和位线叠层40S之间的交叉区域相对应的多个存储单元MC可以通过多个位线40输出多个数据。所述一个字线30还可以电耦接到多个存储块B。当多个存储块B分别被以不同的电压电平驱动时，单元阵列200A和200B可以使用仅仅一个存储块B或多个选中的存储块B来操作。因此，可以提高半导体存储器件的驱动效率和速度，并且可以实现多个数据等级。

图11是根据实施例的半导体存储器件的示意性横截面图。

参考图11，根据实施例的半导体存储器件可以包括设置在衬底10上的电路单元15、下绝缘层20、位线40、层间电介质层25、竖直穿通或延伸穿过位线40和层间电介质层25的单元柱P、设置在单元柱P上的字线30、以及用于将位线40电耦接到电路单元15的通孔插塞45，其中位线40和层间电介质层25层叠在下绝缘层20之上。

电路单元15可包括多个晶体管。例如，电路单元15可以包括逻辑电路、突触前电路和/或突触后电路。通孔插塞45可以包括导体。例如，通孔插塞45可以包括诸如W、Ru、Cu或Al的金属。在其他实施例中，通孔插塞45可以包括金属化合物(诸如WN、TiN、TaN或RuO₂)、金属硅化物(诸如WSi、TiSi、NiSi或CoSi)或离子掺杂硅中的一种。

用于将晶体管电耦接到通孔插塞45的有源区可以设置在衬底10中。例如，可以创建离子掺杂区。

由于字线30、位线40和单元柱P位于电路单元15之上，因此集成度可以得到提高。此外，垂直布置的单元阵列和电路单元15可以减少电信号路径，从而提高操作速度。

图12是概念性地示出根据实施例的模式识别系统900的框图。例如，模式识别系统900可以包括语音识别系统、影像识别系统、代码识别系统、信号识别系统或用于识别各种模式的系统之一。

参考图12，根据本实施例的模式识别系统900可以包括CPU 910、存储装置920、通信控制装置930、网络940、输出装置950、输入装置960、模数转换器(ADC)970、神经形态装置980和/或总线990。CPU 910可以产生并传送用于神经形态装置980的学习过程的各种信号，并且根据来自神经形态装置980的输出而执行用于识别诸如语音和图像此类的模式的各种处理和功能。

CPU 910可以通过总线990连接到存储装置920、通信控制装置930、输出装置950、ADC 970和神经形态装置980。

存储装置920可以储存需要储存在模式识别系统900中的各种信息段。存储装置920可以包括易失性存储器(诸如DRAM或SRAM)、非易失性存储器(诸如PRAM、MRAM、ReRAM或NAND快闪存储器)以及诸如硬盘驱动器(HDD)和固态驱动器(SSD)此类的各种存储装置中的一种或更多种。

通信控制装置930可以通过网络940向和/或从另一个系统的通信控制装置发送和/或接收数据(诸如识别的语音和图像)。

输出装置950可以以各种方式输出诸如识别的语音和图像此类的数据。例如，输出装置950可以包括扬声器、打印机、监视器、显示面板(display panel)、光束投影仪(beamprojector)、全息摄影机或其他各种输出设备。

输入装置960可以包括麦克风、相机、扫描仪、触摸板(touch pad)、键盘、鼠标、鼠标笔和各种传感器中的一种或更多种。

ADC 970可以将从输入装置960输入的模拟数据转换为数字数据。

神经形态装置980可以使用从ADC 970输出的数据来执行学习或识别，并输出与识别的模式相对应的数据。神经形态装置980可以包括根据各种实施例的神经形态器件中的一个或更多个。

根据本实施例的半导体存储器件和神经形态器件可以具有高集成度。

根据本实施例的半导体存储器件和神经形态器件可以具有高操作速度和低功耗。

尽管出于说明性目的已经描述了各种实施例，但是对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。