阅读说明：本技术 计时装置及其运行方法 (time-piece device and method for operating same ) 是由 沈忱 叶红亮 冯耀 于 2018-05-31 设计创作，主要内容包括：一种计时装置及其运行方法。计时装置包括：单芯片模块以及数字计时模块。单芯片模块配置成根据内部的至少两个内部中断信号进行事件处理。数字计时模块配置成进行计时,并于计时事件发生时,产生计时中断信号至单芯片模块；其中计时中断信号的优先层级高于至少两个内部中断信号,以使单芯片模块于接收到计时中断信号时优先处理执行对应计时中断信号的中断服务程序。(A timing device and a method of operating the same. The timing device includes: single-chip module and digital timing module. The single chip module is configured to perform event processing according to at least two internal interrupt signals inside. The digital timing module is configured to time and generate a timing interrupt signal to the single chip module when a timing event occurs; the priority level of the timing interrupt signal is higher than that of the at least two internal interrupt signals, so that the single chip module performs priority processing on the interrupt service program corresponding to the timing interrupt signal when receiving the timing interrupt signal.)

计时装置及其运行方法

技术领域

本发明涉及计时技术，且特别涉及一种计时装置及其运行方法。

背景技术

单芯片模块例如(但不限于)8051芯片整合多种基本电路于单一芯片中，因为体积小，而广泛地被应用在许多电子装置中作为控制器。单芯片模块在进行数据处理时，可根据内部中断信号处理较为紧急的事件。然而，随着应用愈来愈复杂，需要处理的事件愈来愈多，当内部中断信号的优先层级不足以区别更多类型的事件时，往往使得内部的模块例如(但不限于)计时器无法以内部中断信号及时告知单芯片模块事件的发生。

因此，如何设计一个新的计时装置及其运行方法，以解决上述的缺陷，乃为此一业界亟待解决的问题。

发明内容

本发明的目的在于提供一种计时装置，包括：单芯片模块以及数字计时模块。单芯片模块配置成根据内部的至少两个内部中断(interrupt)信号进行事件处理。数字计时模块配置成进行计时，并于计时事件发生时，产生计时中断信号至单芯片模块，其中计时中断信号的优先层级高于至少两个内部中断信号，以使单芯片模块于接收到计时中断信号时优先处理执行对应计时中断信号的中断服务程序。

本发明的另一目的在于提供一种计时装置运行方法，包括：使单芯片模块根据内部的至少两个内部中断信号进行事件处理；以及使数字计时模块进行计时，并于计时事件发生时，产生计时中断信号至单芯片模块，其中计时中断信号的优先层级高于至少两个内部中断信号；以及使单芯片模块于接收到计时中断信号时优先处理执行对应计时中断信号的中断服务程序。

应用本发明的优点在于通过计时装置的设计，数字计时模块可通过优先层级高于内部中断信号的计时中断信号，使单芯片模块优先处理计时事件。

附图说明

图1为本发明一实施例中，一种计时装置的方框图；以及

图2为本发明一实施例中，计时装置运行方法的流程图。

符号说明

1：计时装置 10：单芯片模块

100：中央处理器 101：内部中断信号

102：存储器 103：设定信号

104：计时器 105：中断服务程序

106：输入输出界面 12：数字计时模块

121：计时中断信号 200：计时装置运行方法

201-203：步骤

具体实施方式

请参照图1。图1为本发明一实施例中，一种计时装置1的方框图。计时装置1包括：单芯片模块10以及数字计时模块12。

单芯片模块10可为任何例如(但不限于)中央处理器100、存储器102、计时器104、各种输入输出界面106等都整合在一块集成电路芯片上的微型电脑。于一实施例中，中央处理器100可通过总线(未示出)和存储器102、计时器104及输入输出界面106相电性连接并进行沟通。于一实施例中，单芯片模块100为例如(但不限于)8051芯片。

单芯片模块10可通过中央处理器100进行各种数据的处理及运算，并可依据内部中断信号101进行事件处理。举例而言，当输入输出界面106接收到需要处理的外部信号时，将产生内部中断信号101，并通过总线传送至中央处理器100。中央处理器100将暂时停止正在处理的数据，优先处理内部中断信号101的需求。

单芯片模块10所包含的电路可产生至少两种优先层级的内部中断信号101。于一实施例中，内部中断信号101可具有两个优先层级。因此，内部中断信号101将包含高优先层级的内部中断信号以及低优先层级的内部中断信号。

当拥有高优先层级的内部中断信号产生时，可以强制使另一个低优先层级的内部中断信号停止运行。而低优先层级的内部中断信号产生时，只能在没有任何内部中断信号运行的条件下，才可以由单芯片模块10执行。而对于执行中的高优先层级的内部中断信号，则没有任何低于或是相同优先层级的内部中断信号可以停止其运行。

数字计时模块12为设置于单芯片模块10外的数字计时电路，配置成进行计时。于一实施例中，单芯片模块10的中央处理器100还配置成通过例如(但不限于)设定信号103对数字计时模块12进行设定。

于一实施例中，单芯片模块10设定数字计时模块12运行于例如(但不限于)自动重载(auto reload，自动载入)模式。亦即，数字计时模块12在计时的参数溢位(overflow)时，将自动归零。于一实施例中，在参数溢位时，对数字计时模块12来说是一个计时事件的发生。

于一实施例中，单芯片模块10可设定数字计时模块12的计时精度。

数字计时模块12在计时事件(例如但不限于上述参数溢位)发生时，产生计时中断信号121至单芯片模块10。更详细地说，数字计时模块12可产生计时中断信号121至单芯片模块10中的中央处理器100。其中，计时中断信号121的优先层级高于上述的两种内部中断信号，以使单芯片模块10于接收到计时中断信号121时，可优先处理执行对应计时中断信号121的中断服务程序105。

于一实施例中，计时中断信号121为例如(但不限于)电源失效(power fail)中断信号。

中断服务程序105可存储于例如(但不限于)存储器102中。于一实施例中，单芯片模块10执行中断服务程序105以对其内部的计时变数进行累加。于一实施例中，每当单芯片模块10接收到一次计时中断信号121，就执行中断服务程序105将计时变数加1，达到计时的技术效果。

由于单芯片模块10于现在的应用中，需要处理相当多种不同的事件，当内部中断信号的优先层级不足以区别更多类型的事件时，往往使得内部的计时器104无法以内部中断信号及时告知单芯片模块10计时事件的发生。因此，通过计时装置1的设计，数字计时模块12可通过优先层级高于内部中断信号的计时中断信号121，使单芯片模块10优先处理计时事件。

请参照图2。图2为本发明一实施例中，计时装置运行方法200的流程图。可应用于图1的计时装置1中。计时装置运行方法200包含下列步骤(应了解到，在本实施方式中所提及的步骤，除特别说明其顺序外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)。

于步骤201，使单芯片模块10根据内部的至少两个内部中断信号101进行事件处理。

于步骤202，使数字计时模块12进行计时，并于计时事件发生时，产生计时中断信号121至单芯片模块10，其中计时中断信号121的优先层级高于至少两个内部中断信号101。

于步骤203，使单芯片模块10于接收到计时中断信号121时优先处理执行对应计时中断信号121的中断服务程序105。

以上所述仅为本发明的优选实施例而已，并不用以限制本发明，凡在本发明的原则的内所作的任何修改、等同替换和改进等均应包含在本发明的保护范围之内。