阅读说明：本技术 三维存储器及其形成方法、控制方法 (three-dimensional memory and forming method and control method thereof ) 是由 王启光 于 2019-09-24 设计创作，主要内容包括：本发明涉及半导体制造技术领域,尤其涉及一种三维存储器及其形成方法、控制方法。所述三维存储器包括：衬底,所述衬底上具有堆叠结构、贯穿所述堆叠结构的多个沟道孔、以及填充于每一所述沟道孔内的存储串；若干第一栓塞,一一填充于部分所述沟道孔内,且与所述沟道孔内的所述存储串的顶部连接,所述第一栓塞具有第一掺杂离子；若干第二栓塞,一一填充于所述堆叠结构中剩余的所述沟道孔内,且与所述沟道孔内的所述存储串的顶部连接,所述第二栓塞具有第二掺杂离子,所述第一掺杂离子与所述第二掺杂离子的导电类型相反。本发明在低制造成本下增大了存储单元的存储密度,改善了三维存储器的存储性能。(The invention relates to the technical field of semiconductor manufacturing, in particular to a three-dimensional memory and a forming method and a control method thereof. The three-dimensional memory includes: the memory device comprises a substrate, a plurality of memory strings and a plurality of control circuits, wherein the substrate is provided with a stacking structure, a plurality of channel holes penetrating through the stacking structure and the memory strings filled in each channel hole; a plurality of first plugs, which are filled in part of the channel holes one by one and are connected with the top of the memory string in the channel hole, wherein the first plugs are provided with first doped ions; and the second plugs are filled in the residual channel holes in the stacked structure one by one and are connected with the tops of the storage strings in the channel holes, the second plugs are provided with second doped ions, and the conductivity types of the first doped ions are opposite to that of the second doped ions. The invention increases the storage density of the storage unit under the condition of low manufacturing cost and improves the storage performance of the three-dimensional memory.)

三维存储器及其形成方法、控制方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法、控制方法。

背景技术

随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。

随着市场对存储密度的要求不断提高，业界正在开发具有更多编程态的编程方法，以使每个物理存储单元(cell)可以代表更多位(bit)信息。但是，更多的编程态的实现，对单个存储单元的形成工艺以及多个存储单元之间的分布均匀性具有更高的要求。

因此，如何增大存储单元的存储密度，改善三维存储器的性能，是当前亟待解决的技术问题。

发明内容

本发明提供一种三维存储器及其形成方法、控制方法，用于解决现有技术中的存储单元存储密度较低的问题，以改善三维存储器的存储性能。

为了解决上述问题，本发明提供了一种三维存储器，包括：

衬底，所述衬底上具有堆叠结构、贯穿所述堆叠结构的多个沟道孔、以及填充于每一所述沟道孔内的存储串；

若干第一栓塞，一一填充于部分所述沟道孔内，且与所述沟道孔内的所述存储串的顶部连接，所述第一栓塞具有第一掺杂离子；

若干第二栓塞，一一填充于所述堆叠结构中剩余的所述沟道孔内，且与所述沟道孔内的所述存储串的顶部连接，所述第二栓塞具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

可选的，所述第一栓塞与所述第二栓塞的数量相等。

可选的，还包括：

第一位线，所述第一栓塞的一端连接一存储串的顶部、另一端与所述第一位线连接；

第二位线，所述第二栓塞的一端连接一存储串的顶部、另一端与所述第二位线连接，所述第一位线与所述第二位线平行。

可选的，在沿垂直于所述第一位线的方向上，所述第一栓塞与所述第二栓塞交替排列，且所述第一栓塞与所述第二栓塞相互错开。

可选的，所述堆叠结构中具有相互独立的第一区域和第二区域，所述第一区域中具有多个所述第一栓塞，所述第二区域中具有多个所述第二栓塞。

为了解决上述问题，本发明还提供了一种三维存储器的形成方法，包括如下步骤：

提供一衬底，所述衬底上具有堆叠结构、贯穿所述堆叠结构的多个沟道孔、以及填充于每一所述沟道孔内的存储串；

形成若干第一栓塞和若干第二栓塞，若干第一栓塞一一填充于部分沟道孔内、且与沟道孔内的存储串的顶部连接，若干第二栓塞一一填充于所述堆叠结构中剩余的沟道孔内、且与沟道孔内的存储串的顶部连接，所述第一栓塞具有第一掺杂离子，所述第二栓塞具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

可选的，形成第一栓塞和第二栓塞的具体步骤包括：

沉积栓塞材料于所有的所述存储串顶部，形成与多个所述存储串一一对应的多个初始栓塞；

注入第一掺杂离子至部分所述初始栓塞，形成第一栓塞；

注入第二掺杂离子至剩余的初始栓塞，形成第二栓塞。

可选的，所述第一栓塞的数量与所述第二栓塞的数量相等。

可选的，还包括如下步骤：

形成相互平行的第一位线和第二位线，所述第一栓塞的一端连接一存储串的顶部、另一端与所述第一位线连接，所述第二栓塞的一端连接一存储串的顶部、另一端与所述第二位线连接。

可选的，在沿垂直于所述第一位线的方向上，所述第一栓塞与所述第二栓塞交替排列，且所述第一栓塞与所述第二栓塞相互错开。

可选的，所述堆叠结构中具有相互独立的第一区域和第二区域，所述第一区域中具有多个所述第一栓塞，所述第二区域中具有多个所述第二栓塞。

为了解决上述问题，本发明还提供了一种如上述任一项所述的三维存储器的控制方法，包括如下步骤：

在进行读取操作时，施加开启电压至所述三维存储器的所有存储层，使得所述存储串中的沟道层与所述第一栓塞的导电类型相同、并与所述第二栓塞的导电类型相反；

同时施加第一位线电压至所述第一栓塞和所述第二栓塞，识别所述第一栓塞和所述第二栓塞，所述第一位线电压为使与所述第一栓塞对应的沟道孔内电流导通、并使与所述第二栓塞对应的沟道孔内电流不导通的电压。

可选的，施加开启电压至所述三维存储器的所有存储层之后，于所述第二栓塞和与其连接的存储串的沟道层之间形成PN结；

所述第一位线电压小于所述PN结的开启电压。

可选的，所述堆叠结构上方还具有与多个所述沟道孔一一连接的上选择管、所述衬底内还具有与多个所述沟道孔一一连接的下选择管；同时施加第一位线电压至所述第一栓塞和所述第二栓塞的具体步骤包括：

施加第一位线电压至所述第一沟栓塞和所述第二栓塞、并同时开启所有的所述上选择管与所有的所述下选择管。

可选的，在识别所述第一栓塞和所述第二栓塞之后，还包括如下步骤：

在进行读取操作时，选择所述三维存储器中的一存储层作为选择层；

施加第一位线电压至所述第一栓塞、施加第二位线电压至所述第二栓塞、且施加读取电压至所述选择层，读取所述选择层中的存储信息，所述第二位线电压高于所述PN结的开启电压。

可选的，在识别所述第一栓塞和所述第二栓塞之后，还包括如下步骤：

在进行编程操作时，选择所述三维存储器中的一存储层作为选择层；

向所述选择层施加编程电压、并不向所述第一栓塞和所述第二栓塞施加位线电压，以对与所述第一栓塞连接的存储串进行编程操作、并同时对与所述第二栓塞连接的存储串进行抑制操作。

可选的，在识别所述第一栓塞和所述第二栓塞之后，还包括如下步骤：

在进行编程操作时，选择所述三维存储器中的一存储层作为选择层；

向所述选择层施加编程电压、并同时向所述第一栓塞和所述第二栓塞施加第三位线电压，以对与所述第二栓塞连接的存储串进行编程操作、并同时对与所述第一栓塞连接的存储串进行抑制操作。

可选的，在识别所述第一栓塞和所述第二栓塞之后，还包括如下步骤：

在进行擦除操作时，同时向所述第一栓塞和所述第二栓塞施加浮置电压，擦除所述存储层中存储的信息。

本发明提供的三维存储器及其形成方法、控制方法，通过在三维存储器中形成两种类型的沟道结构，即具有第一栓塞的第一沟道结构和具有第二栓塞的第二沟道结构，且第一沟道结构中第一栓塞的导电类型与第二沟道结构中第二栓塞的导电类型相反，并根据读取操作时读取值的不同，将两种沟道结构读取操作时的第一位分别进行标注，使得存储单元的存储信息量增加1bit，即在低制造成本下增大了存储单元的存储密度，改善了三维存储器的存储性能。

附图说明

附图1是本发明

具体实施方式

中三维存储器的截面示意图；

附图2是本发明具体实施方式中三维存储器的俯视结构示意图；

附图3是本发明具体实施方式中三维存储器的制造方法流程图；

附图4是本发明具体实施方式中三维存储器的控制方法流程图；

附图5是本发明具体实施方式中对三维存储器进行第一位读取操作时的控制示意图；

附图6是本发明具体实施方式中对三维存储器进行其它位读取操作时的控制示意图；

附图7是本发明具体实施方式中对三维存储器中的N-型沟道结构进行编程操作时的控制示意图；

附图8是本发明具体实施方式中对三维存储器中的P-型沟道结构进行编程操作时的控制示意图；

附图9是本发明具体实施方式对三维存储器进行擦除操作时的控制示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器及其形成方法、控制方法的具体实施方式做详细说明。

在三维存储器中，位线-沟道栓塞-沟道层-外延半导体层(Selective EpitaxialGrowth，SEG)-衬底-阵列共源极层(Array Common Source，ACS)共同构成了载流子通路。当对三维存储器中的存储单元进行信息读取操作时，若所述通路中电流导通，则读取值为“1”；若所述通路中电流不导通，则读取值为“0”。

当前的三维存储器大多使用TLC(Triple-Level Cell，三层存储单元)编程方式，每个物理存储单元仅可以存储3bit信息量，存储密度较低，从而限制了三维存储器存储性能的发展。

为了提高三维存储器中单个存储单元的存储密度，改善三维存储器的存储性能，本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式中三维存储器的截面示意图，附图2是本发明具体实施方式中三维存储器的俯视结构示意图。本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。如图1、图2所示，本具体实施方式提供的三维存储器，包括：

衬底10，所述衬底10上具有堆叠结构13、贯穿所述堆叠结构13的多个沟道孔、以及填充于每一所述沟道孔内的存储串；

若干第一栓塞111，一一填充于部分所述沟道孔内，且与所述沟道孔内的所述存储串的顶部连接，所述第一栓塞111具有第一掺杂离子；

若干第二栓塞121，一一填充于所述堆叠结构13中剩余的所述沟道孔内，且与所述沟道孔内的所述存储串的顶部连接，所述第二栓塞121具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

具体来说，如图1所示，所述存储串包括位于所述沟道孔内的阻挡层112、覆盖于所述阻挡层112表面的电荷俘获层113、覆盖于所述电荷俘获层113表面的隧穿层114、覆盖于所述隧穿层114表面的沟道层115、以及覆盖于所述沟道层115表面的绝缘层116。所述存储串的顶部与所述第一栓塞111或所述第二栓塞121电连接、底部与外延半导体层117电连接。

所述堆叠结构13包括沿垂直于所述衬底10的方向(即图1中的Z轴方向)交替堆叠的栅极层和层间绝缘层，所述沟道孔沿垂直于所述衬底10的方向贯穿所述堆叠结构13。所述三维存储器中所有存储串和外延半导体层的结构、材料均可以设置为相同。所述三维存储器中所有的沟道孔可以分为两部分，一部分数量的所述沟道孔的顶部填充有与该沟道孔内的存储串电连接的第一栓塞111、另一部分数量的所述沟道孔(即除填充有所述第一栓塞111之外的所有的沟道孔)的顶部填充有与该沟道孔内的存储串电连接的第二栓塞121。

所述第一掺杂离子可以为N-型离子，所述第二掺杂离子相应可以为P-型离子；或者，所述第一掺杂离子为P-型离子，所述第二掺杂离子相应为N-型离子。本具体实施方式通过掺杂使得所述第一栓塞111的导电类型与所述第二栓塞121的导电类型相反，从而在所述堆叠结构中形成了两种沟道结构，即：第一沟道结构11，包括位于一沟道孔内的存储串和所述第一栓塞111；第二沟道结构12，包括位于另一沟道孔内的存储串和所述第二栓塞121。后续在进行数据信息读取操作时，可以通过控制向所述第一沟道结构11和所述第二沟道结构12施加不同的位线电压，使得自所述第一沟道结构11读取的数据信息(例如所述第一沟道结构的读取值为“1”)与自所述第二沟道结构12读取的数据信息(例如所述第二沟道结构的读取值为“0”)不同，此数据信息可以作为所述第一沟道结构11和所述第二沟道结构12的识别标识。也就是说，本具体实施方式通过离子掺杂，使得每一存储单元增加了一个沟道结构识别位信息，即在TLC编程方式下，将每个存储单元的信息存储量由3bit增加至4bit，增大了存储单元的存储密度，改善了三维存储器的存储性能。另外，只需进行简单的离子注入工艺即可达到增大存储密度的目的，从而降低了三维存储器的制造成本。

本领域技术人员可以根据实际需要设置所述第一栓塞111与所述第二栓塞121之间的相对数量关系，例如所述第一栓塞111的数量大于、小于或者等于所述第二栓塞121的数量，只需确保所述第一栓塞111与所述第二栓塞121的数量之和与所述堆叠结构中所述沟道孔的数量相等即可。为了进一步简化所述三维存储器的制造工艺以及数据操作方法，可选的，所述第一栓塞111与所述第二栓塞121的数量相等。

可选的，如图2所示，所述三维存储器还包括：

第一位线20，所述第一栓塞111的一端连接一存储串的顶部、另一端与所述第一位线20连接；

第二位线22，所述第二栓塞121的一端连接一存储串的顶部、另一端与所述第二位线22连接，所述第一位线20与所述第二位线22平行。

举例来说，如图2所示，所述第一位线20与所述第二位线22均沿Y轴方向延伸。所述第一栓塞111通过第一接触插塞21与所述第一位线20电连接，所述第二栓塞121通过第二接触插塞23与所述第二位线20电连接。所述第一接触插塞21与所述第二接触插塞23均沿图1中的Z轴方向延伸，其材料可以均为钨。

可选的，在沿垂直于所述第一位线20的方向上，所述第一栓塞111与所述第二栓塞121交替排列，且所述第一栓塞111与所述第二栓塞121相互错开。

具体来说，如图2所示，在沿X轴方向上，所述第一栓塞111与所述第二栓塞121交替排列，且相邻的所述第一栓塞111与所述第二栓塞121相互错开，以避免在后续进行数据信息操作时发生信号串扰。

在其他具体实施方式中，所述堆叠结构中具有相互独立的第一区域和第二区域，所述第一区域中具有多个所述第一栓塞，所述第二区域中具有多个所述第二栓塞。其中，所述第一区域的数量可以为1个，也可以为多个；所述第二区域的数量也可以为1个或者多个。所述第一区域与所述的第二区域的位置排布关系，本领域技术人员可以根据实际需要设置，但是以施加给所述第一栓塞的信号和施加给所述第二栓塞的信号之间不发生串扰为宜。

不仅如此，本具体实施方式还提供了一种三维存储器的形成方法，附图3是本发明具体实施方式中三维存储器的制造方法流程图。本具体实施方式制造的三维存储器的结构可参见图1、图2。如图1-图3所示，本具体实施方式提供的三维存储器的形成方法，包括如下步骤：

步骤S31，提供一衬底10，所述衬底10上具有堆叠结构13、贯穿所述堆叠结构13的多个沟道孔、以及填充于每一所述沟道孔内的存储串；

步骤S32，形成若干第一栓塞111和若干第二栓塞121，若干第一栓塞111一一填充于部分沟道孔内、且与沟道孔内的存储串的顶部连接，若干第二栓塞121一一填充于所述堆叠结构13中剩余的沟道孔内、且与沟道孔内的存储串的顶部连接，所述第一栓塞111具有第一掺杂离子，所述第二栓塞121具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。

具体来说，所述衬底10可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底等。所述第一掺杂离子可以为N-型离子，所述第二掺杂离子相应可以为P-型离子；或者，所述第一掺杂离子为P-型离子，所述第二掺杂离子相应为N-型离子。

可选的，形成第一栓塞111和第二栓塞121的具体步骤包括：

沉积栓塞材料于所有的所述存储串顶部，形成与多个所述存储串一一对应的多个初始栓塞；

注入第一掺杂离子至部分所述初始栓塞，形成第一栓塞111；

注入第二掺杂离子至剩余的初始栓塞，形成第二栓塞121。

具体来说，所述栓塞材料可以为但不限于多晶硅材料，注入第一掺杂离子或者第二掺杂离子至初始栓塞的具体方法，可以是但不限于IMP(Ionized Metal Plasma，离子化金属等离子体)工艺。部分数量的所述初始栓塞内注入第一掺杂离子，形成所述第一栓塞111；剩余数量的所述初始栓塞内注入第二掺杂离子，形成所述第二栓塞121。

可选的，所述第一栓塞111的数量与所述第二栓塞121的数量相等。

可选的，所述三维存储器的形成方法还包括如下步骤：

形成相互平行的第一位线20和第二位线22，所述第一栓塞111的一端连接一存储串的顶部、另一端与所述第一位线20连接，所述第二栓塞121的一端连接一存储串的顶部、另一端与所述第二位线22连接。

可选的，在沿垂直于所述第一位线20的方向上，所述第一栓塞111与所述第二栓塞121交替排列，且所述第一栓塞111与所述第二栓塞121相互错开。

在其他具体实施方式中，所述堆叠结构中具有相互独立的第一区域和第二区域，所述第一区域中具有多个所述第一栓塞，所述第二区域中具有多个所述第二栓塞。

不仅如此，本发明还提供了一种如上述任一项所述的三维存储器的控制方法，附图4是本发明具体实施方式中三维存储器的控制方法流程图，本具体实施方式中所述的三维存储器的结构可参见图1、图2。如图1、图2和图4所示，本具体实施方式提供的三维存储器的控制方法，包括如下步骤：

步骤S41，在进行读取操作时，施加开启电压至所述三维存储器的所有存储层，使得所述存储串中的沟道层与所述第一栓塞111的导电类型相同、并与所述第二栓塞112的导电类型相反；

步骤S42，同时施加第一位线电压至所述第一栓塞111和所述第二栓塞121，识别所述第一栓塞111和所述第二栓塞121，所述第一位线电压为使与所述第一栓塞111对应的沟道孔内电流导通、并使与所述第二栓塞121对应的沟道孔内电流不导通的电压。

可选的，施加开启电压至所述三维存储器的所有存储层之后，于所述第二栓塞121和与其连接的存储串的沟道层之间形成PN结；

所述第一位线电压小于所述PN结的开启电压。

可选的，所述堆叠结构上方还具有与多个所述沟道孔一一连接的上选择管、所述衬底内还具有与多个所述沟道孔一一连接的下选择管；同时施加第一位线电压至所述第一栓塞111和所述第二栓塞121的具体步骤包括：

施加第一位线电压至所述第一沟栓塞111和所述第二栓塞121、并同时开启所有的所述上选择管与所有的所述下选择管。

以下以所述第一掺杂离子为N-型离子、所述第二掺杂离子为P-型离子、所述衬底10为P-型衬底为例进行说明，相应的，图1中的第一沟道结构11为N-型沟道结构，第二沟道结构12为P-型沟道结构。附图5是本发明具体实施方式中对三维存储器进行第一位读取操作时的控制示意图。在进行读取操作时，将与所述N–型沟道结构和所述P-型沟道结构电连接的上选择管和下选择管均开启，然后自所述第一位线20向与所述N-型沟道结构连接的上选择管施加第一位线电压Vo_L、自所述第二位线22向与所述P-型沟道结构连接的上选择管也施加第一位线电压Vo_L、同时向所述三维存储器中的所有存储层均施加开启电压VPASS，使得所述堆叠结构中的所述存储串中的沟道层反型为N-型，从而在P-型沟道结构中形成PN结。通过控制所述第一位线电压Vo_L低于所述PN结的开启电压(例如所述第一位线电压Vo_L为0.3V)，使得P-型沟道结构内电流不导通，则P-型沟道结构的读取值为“0”。N-型沟道结构内由于没有形成PN结，因此N-型沟道结构内电流导通，读取值为“1”。

本具体实施方式在常规的编程方式(例如TLC)之前，先在存储器的部分沟道孔内形成PN结，然后通过施加低于PN结开启电压的位线电压各沟道结构读取值的不同，来识别P-型沟道结构和N-型沟道结构，即在单个存储单元中增加了1bit的信息量，用于识别沟道结构类型，从而增大了存储单元的存储密度。

可选的，所述三维存储器的控制方法还包括如下步骤：

在进行读取操作时，选择所述三维存储器中的一存储层作为选择层；

施加第一位线电压至所述第一栓塞111、施加第二位线电压至所述第二栓塞121、且施加读取电压至所述选择层，读取所述选择层中的存储信息，所述第二位线电压高于所述PN结的开启电压。

附图6是本发明具体实施方式中对三维存储器进行其它位读取操作时的控制示意图。举例来说，如图6所示，在通过步骤S41、步骤S42识别出N-型沟道结构和P-型沟道结构之后，即可以采用TLC等编程方式对所述三维存储器中一存储单元的存储信息进行读取。在进行读取操作时，与N-型沟道结构和P-型沟道结构连接的上选择管、下选择管均开启，向选择层施加读取电压Vread，通过第一位线20向N-型沟道结构仍施加第一位线电压Vo_L、所述N-型沟道结构中电流导通，通过第二位线22向P-型沟道结构施加高于第一位线电压Vo_L的第二位线电压Vo_H、P-型沟道结构中电流导通，读取所述选择层中的信息。所述第二位线电压Vo_H的值优选为使P-型沟道结构中的电势与N-型沟道结构中的电势相等或者相近，例如Vo_L为0.3V、Vo_H为0.7V～1V，以进一步提高信息读取的性能。

可选的，在识别所述第一栓塞111和所述第二栓塞121之后，还包括如下步骤：

在进行编程操作时，选择所述三维存储器中的一存储层作为选择层；

向所述选择层施加编程电压、并不向所述第一栓塞111和所述第二栓塞121施加位线电压，以对与所述第一栓塞111连接的存储串进行编程操作、并同时对与所述第二栓塞121连接的存储串进行抑制操作。

可选的，，在识别所述第一栓塞111和所述第二栓塞121之后，还包括如下步骤：

在进行编程操作时，选择所述三维存储器中的一存储层作为选择层；

向所述选择层施加编程电压、并同时向所述第一栓塞111和所述第二栓塞施加第三位线电压，以对与所述第二栓塞121连接的存储串进行编程操作、并同时对与所述第一栓塞111连接的存储串进行抑制操作。

附图7是本发明具体实施方式中对三维存储器中的N-型沟道结构进行编程操作时的控制示意图，附图8是本发明具体实施方式中对三维存储器中的P-型沟道结构进行编程操作时的控制示意图。举例来说，如图7、图8所示，当选择一所述N-型沟道结构中的存储串作为编程串对选择层进行编程时，向选择层施加编程电压，不向该编程串施加位线电压(即位线电压为0V)，并向除该被选择的N-型沟道结构之外的其他N-型沟道结构施加第三位线电压V_L、对所有的P-型沟道结构都不施加位线电压(即位线电压为0V)，即对除该编程串之外的其他存储串都进行抑制(Inhibit)操作(即作为抑制串)。当选择一所述P-型沟道结构中的存储串作为编程串对所述选择层进行编程时，向选择层施加编程电压，向该编程串施加第三位线电压V_L，并不向除该被选择的P-型沟道结构之外的其他P-型沟道结构施加位线电压(即位线电压为0V)、对所有的N-型沟道结构都施加第三位线电压V_L，即对除该编程串之外的其他存储串都进行抑制(Inhibit)操作(即作为抑制串)。

可选的，，在识别所述第一栓塞111和所述第二栓塞121之后，还包括如下步骤：

在进行擦除操作时，同时向所述第一栓塞111和所述第二栓塞121施加浮置电压，擦除所述存储层中存储的信息。

附图9是本发明具体实施方式对三维存储器进行擦除操作时的控制示意图。举例来说，如图9所示，通过第一位线20和第二位线22分别向N-型沟道结构和P-型沟道结构施加浮置电压Vfloating、所有上选择管的栅极电压从0V逐渐增大至浮置电压Vfloating、衬底施加衬底电压V_H、同时所有存储层均不施加开启电压(即所有存储层的栅极电压均为0V)，实现存储单元中存储信息的擦除。

本具体实施方式提供的三维存储器及其形成方法、控制方法，通过在三维存储器中形成两种类型的沟道结构，且第一沟道结构中第一栓塞的导电类型与第二沟道结构中第二栓塞的导电类型相反，并根据读取操作时读取值的不同，将两种沟道结构读取操作时的第一位分别进行标注，使得存储单元的存储信息量增加1bit，即在低制造成本下增大了存储单元的存储密度，改善了三维存储器的存储性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。