具体实施方式

在下文中，将参照附图详细地描述发明构思的实施例。在整个附图中，同样的附图标记用于同样的组件，并且省略其冗余描述。

图1是根据发明构思的实施例的集成电路装置10的框图。

参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。存储器单元阵列20可以包括多个存储器单元块BLK1、BLK2、…、BLKn。多个存储器单元块BLK1、BLK2、…和BLKn中的每个可以包括多个存储器单元。多个存储器单元块BLK1、BLK2、…和BLKn可以通过位线BL、字线WL、串选择线SSL、公共源极线(CSL)和地选择线GSL连接到外围电路30。

外围电路30可以包括行解码器32、页缓冲器34、数据输入和输出(I/O)电路36、控制逻辑38和CSL驱动器39。虽然图1中未示出，但是外围电路30还可以包括各种电路，诸如生成集成电路装置10的操作所需的各种电压的电压生成电路、用于校正从存储器单元阵列20读取的数据的错误的错误校正电路以及/或者输入/输出接口。

存储器单元阵列20可以通过位线BL连接到页缓冲器34，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、…、BLKn中的每个中的多个存储器单元可以是闪存单元。存储器单元阵列20可以包括三维存储器单元阵列。三维存储器单元阵列可以包括多个NAND串，并且多个NAND串可以包括分别连接到竖直堆叠的多条字线WL的多个存储器单元。

外围电路30可以从集成电路装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以将数据DATA传输到集成电路装置10外部的装置以及从集成电路装置10外部的装置接收数据DATA。

行解码器32可以响应于来自外部的地址ADDR选择多个存储器单元块BLK1、BLK2、…和BLKn中的至少一个，并且可以选择被选择的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储器操作的电压传输到被选择的存储器单元块的字线WL。

页缓冲器34可以通过位线BL连接到存储器单元阵列20。页缓冲器34可以在编程操作期间作为写入驱动器操作，并且可以根据将被存储在存储器单元阵列20中的数据DATA将电压施加到位线BL，可以在读取操作期间作为感测放大器操作，并且可以感测存储在存储器单元阵列20中的数据DATA。页缓冲器34可以根据由控制逻辑38提供的控制信号PCTL进行操作。

数据输入和输出电路36可以通过数据线DL连接到页缓冲器34。数据输入和输出电路36可以在编程操作期间从存储器控制器(未示出)接收数据DATA，并且可以基于由控制逻辑38提供的列地址C_ADDR将编程数据DATA提供到页缓冲器34。数据输入和输出电路36可以在读取操作期间基于由控制逻辑38提供的列地址C_ADDR将存储在页缓冲器34中的读取数据DATA提供到存储器控制器。

数据输入和输出电路36可以将输入地址或命令传输到控制逻辑38或行解码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。

控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供到行解码器32，并且可以将列地址C_ADDR提供到数据输入和输出电路36。控制逻辑38可以响应于控制信号CTRL生成在集成电路装置10中使用的各种内部控制信号。例如，控制逻辑38可以在存储器操作(诸如编程操作或擦除操作)被执行的同时调整提供到字线WL和位线BL的电压的电平。

公共源极线驱动器39可以通过公共源极线CSL连接到存储器单元阵列20。公共源极线驱动器39可以基于控制逻辑38的控制(例如，基于控制逻辑38提供的控制信号CTRL_BIAS)将公共源极电压(例如，电源电压)或地电压施加到公共源极线CSL。在示例实施例中，公共源极线驱动器39可以布置在存储器单元阵列20下方。公共源极线驱动器39可以布置为与存储器单元阵列20的至少一部分竖直地叠置。公共源极线驱动器39可以通过布置在存储器单元阵列20下方的布线结构(例如，图5B中所示的第一布线结构P81或图6中所示的第一布线结构P280)将公共源极电压输出到支撑存储器单元阵列20的导电板(例如，图5B中所示的导电板110)。

图2是根据发明构思的实施例的集成电路装置10的示意性透视图。

参照图2，集成电路装置10可以包括在竖直方向(例如，Z方向)上彼此叠置的单元阵列结构CAS和外围电路结构PCS。将理解的是，如这里使用的“元件A与元件B竖直地叠置”(或类似语言)表示存在与元件A和元件B两者相交的至少一条竖直线(垂直线)。单元阵列结构CAS可以包括参照图1描述的存储器单元阵列20。外围电路结构PCS可以包括参照图1描述的外围电路30。

单元阵列结构CAS可以包括多个区块(tile)24。多个区块24中的每个可以包括多个存储器单元块BLK1、BLK2、…和BLKn。多个存储器单元块BLK1、BLK2、…和BLKn中的每个可以包括三维布置的存储器单元。

在示例实施例中，两个区块24可以形成一个组群(mat)，但是发明构思不限于此。参照图1描述的存储器单元阵列20可以包括多个组群，例如，四个组群，但是发明构思不限于此。

图3是根据发明构思的实施例的集成电路装置的存储器单元阵列MCA的等效电路图。在图3中，示出了具有垂直沟道结构的垂直NAND闪存装置的等效电路图。图2中所示的多个存储器单元块BLK1、BLK2、…和BLKn中的每个可以包括具有图3中所示的电路配置的存储器单元阵列MCA。

参照图3，存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL(BL1、BL2、…和BLm)、多条字线WL(WL1、WL2、…、WLn-1和WLn)、至少一条串选择线SSL、至少一条地选择线GSL和一条公共源极线CSL。多个存储器单元串MS可以形成在多条位线BL与公共源极线CSL之间。在图3中，示出了多个存储器单元串MS中的每个包括两条串选择线SSL，但是不限于此。例如，多个存储器单元串MS中的每个可以包括一条串选择线SSL。

多个存储器单元串MS中的每个可以包括串选择晶体管SST、地选择晶体管GST以及多个存储器单元晶体管MC1、MC2、…、MCn-1和MCn。串选择晶体管SST的漏区可以连接到位线BL，并且地选择晶体管GST的源区可以连接到公共源极线CSL。多个地选择晶体管GST的源区可以共同连接到公共源极线CSL。

串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。多个存储器单元晶体管MC1、MC2、...、MCn-1和MCn可以分别连接到多条字线WL。

图4是根据发明构思的实施例的集成电路装置100的示意性平面图。

参照图4，集成电路装置100可以包括布置在导电板110上的单元阵列结构CAS。导电板110和单元阵列结构CAS可以形成图1中所示的集成电路装置10的存储器单元阵列20。导电板110可以执行图3中所示的公共源极线CSL的功能。导电板110可以支撑单元阵列结构CAS。在本说明书中，第一次提及的术语“导电板”可以被称为“板CSL”，之后提及的术语“导电板”可以表示与“板CSL”相同。

单元阵列结构CAS可以包括多个存储器单元块BLK。在单元阵列结构CAS中构成一个区块24的多个存储器单元块BLK可以包括图2中所示的多个存储器单元块BLK1、BLK2、…和BLKn。在示例实施例中，导电板110可以提供公共源极电压可以被传输到单元阵列结构CAS所通过的路径。

集成电路装置100可以包括布置在单元阵列结构CAS下方的外围电路结构PCS(参照图2)。外围电路结构PCS可以包括参照图1描述的外围电路30。单元阵列结构CAS可以在竖直方向(例如，Z方向)上与外围电路结构PCS叠置并使导电板110位于单元阵列结构CAS与外围电路结构PCS之间。

单元阵列结构CAS可以包括在竖直方向(例如，Z方向)上顺序地堆叠在导电板110上的多条栅极线130。随着距导电板110的距离增加，在X-Y平面上与多条栅极线130相关的区域可以逐渐减小。

可以通过在第一水平方向(例如，X方向)上纵向延伸的多个字线切割区域WLC将多条栅极线130划分为多个存储器单元块BLK。包括在多个存储器单元块BLK中的每个中的多条栅极线130可以形成栅极堆叠体GS。多个存储器单元块BLK中的每个可以包括具有一个栅极堆叠体GS的存储器堆叠体MST。在多个存储器堆叠体MST中的每个中，多条栅极线130可以构成图3中所示的地选择线GSL、多条字线WL和串选择线SSL。

图5A是图4中所示的集成电路装置100的导电板110中的部分区域的放大平面图，图5B是示出沿着图5A的线B1-B1'截取的组件的一部分的放大剖视图。

参照图5A和图5B，导电板110可以包括多个贯穿电极区域TA。多个贯穿电极区域TA可以在第一水平方向(例如，X方向)上纵向延伸以与多个字线切割区域WLC(参照图4)平行地延伸。在示例实施例中，至少一个字线切割区域WLC和至少一个存储器堆叠体MST可以被包括在多个贯穿电极区域TA中的每个内或者位于多个贯穿电极区域TA中的每两个之间。

在多个贯穿电极区域TA中的每个中，可以形成多个通孔110H。在一个贯穿电极区域TA中，多个通孔110H可以包括沿着在第一水平方向(例如，X方向)上延伸的第一直线彼此间隔开布置的多个第一通孔H1。多个通孔110H还可以包括沿着在第一水平方向(例如，X方向)上延伸的第二直线彼此间隔开布置的多个第二通孔H2，第二直线与第一直线沿第二水平方向(例如，Y方向)隔开。在一个贯穿电极区域TA中，多个第一通孔H1和多个第二通孔H2可以彼此偏移。多个第二通孔H2可以在第二水平方向(例如，Y方向)上与多个第一通孔H1偏移。例如，在一个贯穿电极区域TA中，在第一水平方向(例如，X方向)上彼此最靠近的一个第一通孔H1和一个第二通孔H2可以彼此偏移而不沿着第二水平方向(例如，Y方向)对齐为直线。

导电板110可以包括多个第一导电区域C1，多个第一导电区域C1逐个布置在多个第一通孔H1中的两个相邻的第一通孔H1之间。另外，导电板110可以包括多个第二导电区域C2，多个第二导电区域C2逐个布置在多个第二通孔H2中的两个相邻的第二通孔H2之间。

多个第一导电区域C1和多个第二导电区域C2可以通过第一通孔H1和第二通孔H2之间的多个局部导电区域LP彼此连接。在导电板110中，可以通过多个第一导电区域C1、多个第二导电区域C2和多个局部导电区域LP沿径向方向在导电板110的特定点周围形成之字型导电路径。

多个贯穿电极区域TA可以布置在导电板110的区块区域(tile region)110R中的各种位置中。例如，多个贯穿电极区域TA可以在第二水平方向(例如，Y方向)上近似地布置在区块区域110R的中心中，但是发明构思不限于此。

如图5B中所示，集成电路装置100可以包括外围电路结构PCS以及布置在外围电路结构PCS上并且在竖直方向(例如，Z方向)上与外围电路结构PCS叠置的单元阵列结构CAS。

导电板110可以位于外围电路结构PCS与单元阵列结构CAS之间，因此可以执行图3中所示的公共源极线CSL的功能。在示例实施例中，导电板110可以用作将电流供应到包括在单元阵列结构CAS中的垂直存储器单元的源区。

在示例实施例中，导电板110可以包括金属板110A和半导体板110B的堆叠结构。金属板110A可以包括例如钨(W)，并且半导体板110B可以包括例如掺杂的多晶硅，但是发明构思不限于此。多个通孔110H可以分别穿透金属板110A和半导体板110B的堆叠结构。

单元阵列结构CAS可以包括布置在导电板110上的存储器堆叠体MST。在多个贯穿电极区域TA中的每个的上部中和/或在多个贯穿电极区域TA中的每两个之间的区域的上部中，可以布置具有图5B中所示的剖面结构的存储器堆叠体MST。

存储器堆叠体MST可以包括栅极堆叠体GS。栅极堆叠体GS可以包括在水平方向上彼此平行延伸并且在竖直方向(例如，Z方向)上彼此叠置的多条栅极线130。多条栅极线130中的每条可以包括金属、金属硅化物、掺杂有杂质的半导体或其组合。例如，多条栅极线130中的每条可以包括诸如W、镍(Ni)、钴(Co)或钽(Ta)的金属、诸如硅化钨、硅化镍、硅化钴或硅化钽的金属硅化物、掺杂的多晶硅或其组合。

绝缘层134可以位于导电板110与多条栅极线130之间并且位于多条栅极线130中的每两条之间。多条栅极线130的最上面的层中的栅极线130的上表面也可以被绝缘层134覆盖。绝缘层134可以包括例如氧化硅。

在导电板110上，多个字线切割区域WLC可以在第一水平方向(例如，X方向)上跨越存储器堆叠体MST纵向延伸。多条栅极线130中的每条在第二水平方向(例如，Y方向)上的宽度可以由多个字线切割区域WLC限制和/或限定。多条栅极线130可以通过多个字线切割区域WLC彼此隔开规则的间隔，并且可以重复布置。

多个字线切割区域WLC中的每个可以填充有绝缘层140。绝缘层140可以包括例如氧化硅、氮化硅、氮氧化硅和/或低介电材料。例如，绝缘层140可以包括氧化硅层、氮化硅层、SiON、SiOCN、SiCN或其组合。

在导电板110上，在两个相邻的字线切割区域WLC之间，构成一个栅极堆叠体GS的多条栅极线130可以堆叠成在竖直方向(例如，Z方向)上彼此叠置。构成一个栅极堆叠体GS的多条栅极线130可以形成参照图3描述的地选择线GSL、多条字线WL和串选择线SSL。在多条栅极线130中，上部的两条栅极线130可以在第二水平方向(例如，Y方向)上利用位于其间的串选择线切割区域SSLC分离。彼此分离且串选择线切割区域SSLC位于其间的上部的两条栅极线130可以构成参照图3描述的串选择线SSL。在图5B中，示出了一个串选择线切割区域SSLC形成在一个栅极堆叠体GS中，但是发明构思不限于此。例如，至少两个串选择线切割区域SSLC可以形成在一个栅极堆叠体GS中。串选择线切割区域SSLC可以填充有绝缘层150。绝缘层150可以包括例如氧化物层、氮化物层或其组合。在示例实施例中，串选择线切割区域SSLC的至少一部分可以填充有空气间隙。

在导电板110上，多个沟道结构160可以在竖直方向(例如，Z方向)上延伸穿过多条栅极线130。多个沟道结构160可以在第一水平方向(例如，X方向)和第二水平方向(例如，Y方向)上彼此隔开预定的间隔。多个沟道结构160中的每个可以包括栅极介电层162、沟道区164、掩埋绝缘层166和漏区168。栅极介电层162可以具有包括顺序地形成在沟道区164上的隧穿介电层、电荷存储层和阻挡介电层的结构。沟道区164可以包括例如掺杂的多晶硅或未掺杂的多晶硅。沟道区164可以是圆柱形的。沟道区164的内部空间可以填充有掩埋绝缘层166。掩埋绝缘层166可以包括绝缘材料。例如，掩埋绝缘层166可以包括氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，可以省略掩埋绝缘层166。在这种情况下，沟道区164可以呈柱的形式而没有内部空间。漏区168可以包括掺杂的多晶硅层。多个漏区168可以通过上绝缘层169彼此绝缘。上绝缘层169可以包括例如氧化物层、氮化物层或其组合。

单元阵列结构CAS可以包括正常单元区域和虚设单元区域。在单元阵列结构CAS中，正常单元区域和虚设单元区域的数量和布置可以根据需要而变化。在多个沟道结构160之中，布置在正常单元区域中的沟道结构160可以是正常沟道结构，并且布置在虚设单元区域中的沟道结构160可以是虚设沟道结构。

多条位线BL可以布置在多个沟道结构160上。在图5B中，示出了多条位线BL之中的一条位线BL。然而，在单元阵列结构CAS上，如图5A中所示，可以布置在第二水平方向(例如，Y方向)上纵向延伸并且彼此平行的多条位线BL。多条位线BL可以与导电板110隔开并使单元阵列结构CAS位于多条位线BL与导电板110之间。在本说明书中，术语“位线”可以被称为“导电线”。多个沟道结构160可以被绝缘层193覆盖。多个沟道结构160可以通过穿透绝缘层193的多个接触垫194之中的一个接触垫194分别连接到多条位线BL之中的一条对应的位线BL。

形成在导电板110的贯穿电极区域TA中的多个通孔110H可以分别填充有掩埋绝缘层112。在图5B中，示出了形成在贯穿电极区域TA中的多个通孔110H之中的一个第一通孔H1。绝缘结构170可以布置在掩埋绝缘层112上。绝缘结构170可以在竖直方向(例如，Z方向)上延伸穿过多条栅极线130和多个绝缘层134。掩埋绝缘层112和绝缘结构170可以分别包括例如氧化硅层。

在多个贯穿电极区域TA中，多个贯穿电极THV可以在竖直方向(例如，Z方向)上延伸穿过单元阵列结构CAS的栅极线130。多个贯穿电极THV可以被构造为分别连接到多条位线BL中的一条位线BL。多个贯穿电极THV中的每个可以通过从多个通孔110H之中选择的一个通孔110H穿透导电板110，并且在竖直方向(例如，Z方向)上延伸到外围电路结构PCS的内部中。多个贯穿电极THV中的每个可以在单元阵列结构CAS中被上绝缘层169和绝缘结构170围绕，并且可以在导电板110的通孔110H中被掩埋绝缘层112围绕。将理解的是，如这里使用的“元件A围绕元件B”(或类似语言)表示元件A至少部分地在元件B周围，但是不一定表示元件A完全包围元件B。多个贯穿电极THV中的每个可以包括通过接触垫195连接到从多条位线BL之中选择的一条位线BL的一端以及连接到包括在外围电路结构PCS中的外围电路的另一端。在本说明书中，贯穿电极THV可以被称为“位线贯穿电极THV”。

在图5A中，示出了两个贯穿电极THV穿透一个通孔110H，但是发明构思不限于此。穿透一个通孔110H的贯穿电极THV的数量和尺寸可以根据发明构思而变化。多个贯穿电极THV可以包括穿透多个第一通孔H1的多个第一贯穿电极THV1以及穿透多个第二通孔H2的多个第二贯穿电极THV2。

多条位线BL中的每条可以连接到从多个贯穿电极THV之中选择的一个贯穿电极THV。另外，多个贯穿电极THV中的每个可以连接到从多条位线BL之中选择的一条位线BL。更详细地，从多条位线BL之中选择的一些位线BL(例如，图5A中所示的多条第一位线BLA)可以连接到穿过从多个贯穿电极区域TA之中选择的第一贯穿电极区域TA1的第一通孔H1的多个第一贯穿电极THV1。从多条位线BL之中选择的其它位线BL(例如，图5A中所示的多条第二位线BLB)可以连接到穿过第一贯穿电极区域TA1的第二通孔H2的多个第二贯穿电极THV2。

多条位线BL还可以包括布置在多条第一位线BLA中的每条与多条第二位线BLB中的每条之间的多条第三位线BLC。多条第三位线BLC可以不连接到穿过形成在第一贯穿电极区域TA1中的多个第一通孔H1和多个第二通孔H2的多个第一贯穿电极THV1和多个第二贯穿电极THV2。多条第三位线BLC可以连接到从穿过形成在多个贯穿电极区域TA之中的除了第一贯穿电极区域TA1之外的其它贯穿电极区域TA中的多个第一通孔H1和多个第二通孔H2的多个第一贯穿电极THV1和多个第二贯穿电极THV2之中选择的一个贯穿电极。然而，发明构思不限于图5A中的图示，而是可以进行各种修改和改变。尽管图5A示出了位线BL的包括第一位线至第三位线BLA、BLB、BLC(例如，在图5A的左侧上)的示例子集，但是将理解的是，如图5B中进一步所示，附加的位线BL形成在导电板110的其它部分上，并且连接到穿过多个第一通孔H1和多个第二通孔H2的多个第一贯穿电极THV1和多个第二贯穿电极THV2中的各个贯穿电极。

外围电路结构PCS可以包括下基底52、形成在下基底52的主表面52M上的多个外围电路以及多层布线结构MWS。多个贯穿电极THV中的每个可以穿过包括在外围电路结构PCS中的多层布线结构MWS连接到从多个外围电路中选择的至少一个外围电路。包括在外围电路结构PCS中的多个外围电路可以包括参照图1描述的外围电路30中包括的各种电路。在示例实施例中，包括在外围电路结构PCS中的多个外围电路可以包括图1中所示的行解码器32、页缓冲器34、数据输入和输出电路36、控制逻辑38和公共源极线驱动器39。多个贯穿电极THV可以连接到包括在外围电路结构PCS中的多个外围电路之中的页缓冲器34(参照图1)。

下基底52可以包括半导体基底。例如，下基底52可以包括硅(Si)、锗(Ge)或SiGe。有源区AC可以通过器件隔离层54限定在下基底52上。构成多个外围电路的多个晶体管TR可以形成在有源区AC上。每个晶体管TR可以包括栅极PG以及在栅极PG的两侧上形成在有源区AC中的多个离子注入区域PSD。多个离子注入区域PSD可以分别构成晶体管TR的源区或漏区。

公共源极线驱动器39可以包括外围电路结构PCS中包括的多个晶体管TR之中的至少一个晶体管TR。构成公共源极线驱动器39的晶体管TR可以包括布置在下基底52上的栅极39G、在与栅极39G的一侧相邻的位置处形成在下基底52中的源极39S以及在与栅极39G的另一侧相邻的位置处形成在下基底52中的漏极39D。

公共源极线驱动器39可以在与多个贯穿电极THV相邻的区域中布置在与导电板110中包括的多个第一导电区域C1和多个第二导电区域C2竖直叠置的多个位置处。

多层布线结构MWS可以包括多个外围电路布线层ML60、ML61和ML62以及连接到外围电路结构PCS中包括的多个外围电路的多个外围电路接触件MC60、MC61和MC62。多个外围电路布线层ML60、ML61和ML62中的至少一些可以被构造为可电连接到晶体管TR。多个外围电路接触件MC60、MC61和MC62可以被构造为使得多个晶体管TR连接到从多个外围电路布线层ML60、ML61和ML62之中选择的一些外围电路布线层。多个贯穿电极THV中的每个的底表面可以连接到多个外围电路布线层ML60、ML61和ML62中的一个。例如，多个贯穿电极THV中的每个的底表面可以连接到多个外围电路布线层ML60、ML61和ML62之中的最靠近单元阵列结构CAS的最上面的外围电路布线层ML62。在图5B中，示出了多层布线结构MWS在竖直方向(例如，Z方向)上具有三个布线层，但是发明构思不限于此。例如，多层布线结构MWS可以具有两个或更多个布线层。

在示例实施例中，多个外围电路布线层ML60、ML61和ML62在竖直方向(例如，Z方向)上的厚度可以彼此不同。例如，多个外围电路布线层ML60、ML61和ML62可以根据在竖直方向(例如，Z方向)上距下基底52的距离而具有不同的厚度。在示例实施例中，多个外围电路接触件MC60、MC61和MC62在水平方向(例如，X方向或Y方向)上的宽度可以根据在竖直方向(例如，Z方向)上距下基底52的距离而彼此不同。例如，多个外围电路接触件MC60、MC61和MC62在水平方向上的宽度可以随着在竖直方向(例如，Z方向)上距下基底52的距离减小而减小。

外围电路结构PCS还可以包括形成在下基底52上的电弧保护二极管D40。电弧保护二极管D40和导电板110可以通过第一布线结构P81相互连接。

电弧保护二极管D40可以包括电弧保护离子注入区域42。在示例实施例中，下基底52的有源区AC可以包括第一导电类型的离子注入区域，并且电弧保护离子注入区域42可以包括第二导电类型的离子注入区域。当第一导电类型是N型时，第二导电类型可以是P型，而当第一导电类型是P型时，第二导电类型可以是N型。第一导电类型的离子注入区域和第二导电类型的离子注入区域可以形成PN结二极管。电弧保护离子注入区域42可以具有与公共源极线驱动器39的源极39S和漏极39D的导电类型相同的导电类型。

第一布线结构P81可以包括旁路过孔接触件44，旁路过孔接触件44包括与导电板110的底表面接触的顶表面以及与构成电弧保护二极管D40的电弧保护离子注入区域42接触的底表面。

公共源极线驱动器39的漏极39D可以与电弧保护二极管D40水平间隔开，并且可以通过第二布线结构P82连接到电弧保护二极管D40的电弧保护离子注入区域42。公共源极线驱动器39的源极39S可以通过第三布线结构P83连接到地电源(未示出)。

第二布线结构P82和第三布线结构P83可以是多层布线结构MWS的部分。第二布线结构P82和第三布线结构P83可以包括多层布线结构。在图5B中，示出了第二布线结构P82和第三布线结构P83包括形成在不同竖直水平处的外围电路布线层ML60、ML61和ML62以及用于将外围电路布线层ML60、ML61和ML62中的一些相互连接的多个外围电路接触件MC60、MC61和MC62，并且第二布线结构P82和第三布线结构P83中的最上面的布线层是外围电路布线层ML62，但是发明构思不限于此。例如，第二布线结构P82和第三布线结构P83中的至少一个的最上面的布线层可以是外围电路布线层ML60或外围电路布线层ML61。

在示例实施例中，当不希望的电荷积聚在导电板110中时，由于可能因积聚的电荷发生的电弧放电而导致的高电流可以通过第一布线结构P81和电弧保护二极管D40旁路到下基底52。因此，可以保护公共源极线驱动器39免于由于因导电板110中的不希望的电荷的积聚引起的电弧放电而劣化。

旁路过孔接触件44、多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触件MC60、MC61和MC62可以各自包括金属、导电金属氮化物、金属硅化物或其组合。例如，旁路过孔接触件44、多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触件MC60、MC61和MC62可以各自包括例如导电材料，诸如钨、钼、钛、钴、钽、镍、硅化钨、硅化钛、硅化钴、硅化钽和/或硅化镍。

包括在外围电路结构PCS中的多个晶体管TR、旁路过孔接触件44和多层布线结构MWS可以被层间绝缘层70覆盖。多个贯穿电极THV可以穿过层间绝缘层70的一部分而接触外围电路布线层ML62的上表面。层间绝缘层70可以包括例如氧化硅、SiON和SiOCN等。

图6是根据发明构思的另一实施例的集成电路装置200的剖视图。图6示出了与沿着图5A的线B1-B1'截取的剖面对应的一些组件的放大视图。

参照图6，集成电路装置200可以包括与参照图5A和图5B描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置200可以包括第一布线结构P280而不是第一布线结构P81。第一布线结构P280可以包括旁路过孔接触件46和中间布线结构P84，旁路过孔接触件46具有与导电板110的底表面接触的上表面，中间布线结构P84连接在旁路过孔接触件46与电弧保护离子注入区域42之间。中间布线结构P84可以是多层布线结构MWS的部分。中间布线结构P84可以包括多层布线结构。在图6中，示出了中间布线结构P84包括形成在不同竖直水平处的外围电路布线层ML60、ML61和ML62以及用于将外围电路布线层ML60、ML61和ML62中的一些相互连接的多个外围电路接触件MC60、MC61和MC62，并且中间布线结构P84中的最上面的布线层是外围电路布线层ML62，但是发明构思不限于此。例如，中间布线结构P84中的最上面的布线层可以是外围电路布线层ML60或外围电路布线层ML61。中间布线结构P84中的最上面的布线层的上表面可以接触旁路过孔接触件46的底表面。位于中间布线结构P84的最下部分处的外围电路接触件MC60可以接触电弧保护离子注入区域42。

在示例实施例中，当不希望的电荷积聚在导电板110中时，由于可能因积聚的电荷引起的电弧放电而导致的高电流可以通过包括旁路过孔接触件46和中间布线结构P84的第一布线结构P280以及电弧保护二极管D40旁路到下基底52。因此，可以保护公共源极线驱动器39免于由于因导电板110中的不希望的电荷的积聚引起的电弧放电而劣化。

图7是示出根据发明构思的另一实施例的集成电路装置300的剖视图。图7示出了与沿着图5A的线B1-B1'截取的剖面对应的一些组件的放大视图。

参照图7，集成电路装置300可以包括与参照图5A和图5B描述的集成电路装置100的构造基本相同的构造。然而，在集成电路装置300中，外围电路结构PCS可以包括公共源极线驱动器339。

公共源极线驱动器339可以包括晶体管TR3。构成公共源极线驱动器339的晶体管TR3可以包括栅极39G、在与栅极39G的一侧相邻的位置处形成在下基底52中的源极39S以及在与栅极39G的另一侧相邻的位置处形成在下基底52中的漏极339D。漏极339D可以与电弧保护二极管D40一体地形成和/或与电弧保护二极管D40集成。电弧保护二极管D40的详细构造与参照图5B描述的相同。在集成电路装置300中，晶体管TR3的漏极339D可以执行电弧保护二极管D40的功能。旁路过孔接触件44可以具有与电弧保护二极管D40和漏极339D接触的底表面。在图7中所示的集成电路装置300中，可以省略图5B中所示的第二布线结构P82。

图8是构成图7中所示的公共源极线驱动器339的晶体管TR3的示意性平面布局。

参照图7和图8，构成公共源极线驱动器339的晶体管TR3可以具有源极39S和漏极339D具有不同的平面面积的不对称结构。在下基底52中，由漏极339D占据的第一平面面积可以大于由源极39S占据的第二平面面积。

在构成公共源极线驱动器339的晶体管TR3的沟道区CH中形成的漏极339D在沟道长度方向(例如，图7和图8中的Y方向)上的长度可以大于源极39S的长度。如这里使用的，术语“沟道长度”指沟道区CH中的源极39S与漏极339D之间的距离。在构成公共源极线驱动器339的晶体管TR3中，在沟道长度方向上从栅极39G到第一布线结构P81的最短距离可以大于从栅极39G到第三布线结构P83的最短距离。

在示例实施例中，当不希望的电荷积聚在导电板110中时，由于因积聚的电荷可能产生的电弧放电而导致的高电流可以通过第一布线结构P81和电弧保护二极管D40旁路到下基底52。因此，可以保护公共源极线驱动器339免于由于因导电板110中的不希望的电荷的积聚引起的电弧放电而劣化。

图9是示出根据发明构思的另一实施例的集成电路装置400的剖视图。图9示出了与沿着图5A的线B1-B1'截取的剖面对应的一些组件的放大视图。

参照图9，集成电路装置400可以包括与参照图7描述的集成电路装置300的构造基本相同的构造。然而，集成电路装置400可以包括第一布线结构P280而不是第一布线结构P81。第一布线结构P280可以包括旁路过孔接触件46和中间布线结构P84。在集成电路装置400中，一体地连接到电弧保护二极管D40和/或与电弧保护二极管D40集成的漏极339D可以通过中间布线结构P84与旁路过孔接触件46相互连接。包括旁路过孔接触件46和中间布线结构P84的第一布线结构P280的更详细构造可以与参照图6描述的相同。

在示例实施例中，当不希望的电荷积聚在导电板110中时，由于因积聚的电荷可能产生的电弧放电而导致的高电流可以通过第一布线结构P280和电弧保护二极管D40旁路到下基底52。因此，可以保护公共源极线驱动器339免于由于因导电板110中的不希望的电荷的积累引起的电弧放电而劣化。

图10A和图10B是用于描述根据发明构思的另一实施例的集成电路装置500的图，并且图10A是集成电路装置500的导电板510的部分区域的放大平面图，图10B是示出沿着图10A的线B2-B2'截取的组件的一部分的放大剖视图。

集成电路装置500可以包括与参照图4、图5A和图5B描述的集成电路装置100的构造基本相同的构造。然而，集成电路装置500可以包括导电板510而不是导电板110。

导电板510可以包括与参照图4、图5A和图5B描述的导电板110的构造基本相同的构造。然而，导电板510可以包括在平行于多个字线切割区域WLC的第一水平方向(例如，X方向)上延伸的多个通孔510H(见图4)。多个通孔510H可以彼此平行地延伸。

导电板510可以包括在第二水平方向(例如，Y方向)上与多个通孔510H中的每个相邻并且在第一水平方向(例如，X方向)上纵向延伸的多个导电区域C5。

如图10B中所示，导电板510可以位于外围电路结构PCS与单元阵列结构CAS之间，以执行图3中所示的公共源极线CSL的功能。导电板510可以用作向包括在单元阵列结构CAS中的垂直存储器单元供应电流的源区。导电板510可以包括类似于参照图5B描述的金属板110A和半导体板110B的堆叠结构。多个通孔510H可以穿透金属板110A和半导体板110B的堆叠结构。多个通孔510H可以填充有掩埋绝缘层112。

多个贯穿电极THV可以在竖直方向(例如，Z方向)上纵向延伸到外围电路结构PCS的内部，同时穿透单元阵列结构CAS的栅极线130并且还穿过从多个通孔510H之中选择的一个通孔510H穿透导电板510。多个贯穿电极THV的详细构造与参照图5A和图5B描述的相同。

外围电路结构PCS可以具有与参照图5B描述的构造基本相同的构造。包括在外围电路结构PCS中的公共源极线驱动器39可以在与多个贯穿电极THV相邻的区域中布置在与导电板510中包括的多个导电区域C5竖直叠置的多个位置处。

外围电路结构PCS可以包括形成在下基底52上的电弧保护二极管D40以及连接在电弧保护二极管D40与导电板510之间的第一布线结构P81。第一布线结构P81可以包括旁路过孔接触件44。电弧保护二极管D40可以包括电弧保护离子注入区域42。电弧保护离子注入区域42可以具有与公共源极线驱动器39的源极39S和漏极39D的导电类型相同的导电类型。公共源极线驱动器39的漏极39D可以与电弧保护二极管D40水平间隔开，并且可以通过第二布线结构P82连接到电弧保护二极管D40的电弧保护离子注入区域42。公共源极线驱动器39的源极39S可以通过第三布线结构P83连接到地电源(未示出)。

在示例实施例中，当不希望的电荷积聚在导电板510中时，由于可能因积聚的电荷引起的电弧放电而导致的高电流可以通过第一布线结构P81和电弧保护二极管D40旁路到下基底52。因此，可以保护公共源极线驱动器39免于由于因导电板510中的不希望的电荷的积聚引起的电弧放电而劣化。

图11是示出根据发明构思的另一实施例的集成电路装置600的剖视图。图11示出了与沿着图10A的线B2-B2'截取的剖面构造对应的部分的一些构造之中的与图10B中的区域5X对应的一部分的剖面构造。

参照图11，集成电路装置600可以包括与参照图10A和图10B描述的集成电路装置500的构造基本相同的构造。然而，集成电路装置600可以包括第一布线结构P280而不是第一布线结构P81。第一布线结构P280的详细构造与参照图6描述的相同。

图12是示出根据发明构思的另一实施例的集成电路装置700的剖视图。图12示出了与沿着图10A的线B2-B2'截取的剖面构造对应的部分的一些构造之中的与图10B中的区域5X对应的一部分的剖面构造。

参照图12，集成电路装置700可以包括与参照图10A和图10B描述的集成电路装置500的构造基本相同的构造。然而，在集成电路装置700中，外围电路结构PCS可以包括公共源极线驱动器339。公共源极线驱动器339的详细构造与参照图7描述的相同。构成图12中所示的共源极线驱动器339的晶体管TR3可以具有源极39S和漏极339D具有不同的平面面积的不对称结构。在下基底52中，由漏极339D占据的第一平面面积可以大于由源极39S占据的第二平面面积。构成公共源极线驱动器339的晶体管TR3的更详细的描述与参照图7和图8描述的相同。

图13是示出根据本发明构思的另一实施例的集成电路装置800的剖视图。图13示出了与沿着图10A的线B2-B2'截取的剖面构造对应的部分的一些构造之中的与图10B中的区域5X对应的部分的剖面构造。

参照图13，集成电路装置800可以包括与参照图12描述的集成电路装置700的构造基本相同的构造。然而，集成电路装置800可以包括第一布线结构P280而不是第一布线结构P81。第一布线结构P280的更详细构造与参照图6描述的相同。

图14是根据发明构思的实施例的集成电路装置1100的一些组件的平面布置的示意性平面图。

参照图14，在集成电路装置1100中，下基底52和导电板110可以彼此竖直叠置，并且导电板110可以包括位于与一个区块24对应的位置处的区块区域110R。

单元阵列结构CAS可以布置在导电板110的区块区域110R上，并且贯穿电极区域TAA可以在单元阵列结构CAS下方布置在导电板110的一部分中。单元阵列结构CAS的详细构造与参照图4和图5B描述的相同。贯穿电极区域TAA可以具有与针对图5A中所示的多个贯穿电极区域TA或图10A中所示的贯穿电极区域TA描述的构造相同的构造。

布置在导电板110下方的外围电路结构PCS可以包括如参照图1描述的行解码器32。行解码器32可以沿着导电板110下方的区块24的在第一水平方向(例如，X方向)上的两侧的边缘部分布置在沿着第二水平方向(例如，Y方向)纵向延伸的区域中。

导电板110可以包括多个第一边缘侧导电区域CE，多个第一边缘侧导电区域CE布置在区块区域110R的在第一水平方向(例如，X方向)上的相对侧上并且与行解码器32竖直叠置。

在集成电路装置1100中，公共源极线驱动器39可以布置在从与导电板110中包括的多个第一边缘侧导电区域CE竖直叠置的多个位置之中选择的至少一个位置中。在示例实施例中，公共源极线驱动器39可以布置在第一边缘侧导电区域CE之中的与贯穿电极区域TAA相邻的位置处。

图15是根据发明构思的实施例的集成电路装置1200的一些组件的平面布置的示意性平面图。

参照图15，集成电路装置1200可以包括与参照图14描述的集成电路装置1100的构造基本相同的构造。然而，导电板110可以包括布置在区块区域110R的在第一水平方向(例如，X方向)上的相对侧上的多个界面导电区域CF。多个界面导电区域CF中的每个可以是在第一边缘侧导电区域CE与贯穿电极区域TAA之间在第二水平方向(例如，Y方向)上纵向延伸的区域。

在集成电路装置1200中，公共源极线驱动器39可以布置在从与导电板110中包括的多个界面导电区域CF竖直叠置的多个位置之中选择的至少一个位置中。在示例实施例中，公共源极线驱动器39可以布置在多个界面导电区域CF之中的与贯穿电极区域TAA相邻的位置处。

图16是根据发明构思的实施例的集成电路装置1300的一些组件的平面布置的示意性平面图。

参照图16，集成电路装置1300可以包括与参照图14描述的集成电路装置1100的构造基本相同的构造。然而，导电板110可以包括布置在区块区域110R的在第二水平方向(例如，Y方向)上的相对侧上的多个第二边缘侧导电区域CG。多个第二边缘侧导电区域CG可以是不与行解码器32竖直叠置的区域。多个第二边缘侧导电区域CG可以延伸到导电板110的区块区域110R外部的位置。可选择地，导电板110还可以包括如图15中所示布置在区块区域110R的在第一水平方向(例如，X方向)上的相对侧上的多个界面导电区域CF。

在集成电路装置1300中，公共源极线驱动器39可以布置在从与导电板110中包括的多个第二边缘侧导电区域CG竖直叠置的多个位置之中选择的至少一个位置中。

在图14、图15和图16中，示出了公共源极线驱动器39布置在与多个第一边缘侧导电区域CE、多个界面导电区域CF或多个第二边缘侧导电区域CG竖直叠置的位置中，但是根据发明构思，可以布置公共源极线驱动器39的位置不限于图14、图15和图16中所示的位置。根据发明构思的实施例，公共源极线驱动器39可以布置在从与图5A中所示的多个第一导电区域C1和多个第二导电区域C2竖直叠置的多个位置、与图10A中所示的多个导电区域C5竖直叠置的多个位置、与图14中所示的多个第一边缘侧导电区域CE竖直叠置的多个位置、与图15中所示的多个界面导电区域CF竖直叠置的多个位置以及与多个第二边缘侧导电区域CG竖直叠置的多个位置之中选择的至少一种位置处。

图17是示出根据发明构思的另一实施例的集成电路装置1300A的剖视图。图17是与沿着图16的线B3-B3'截取的剖面的部分区域对应的区域的一部分的放大剖视图。

参照图17，集成电路装置1300A可以包括布置在与如图16中所示的第二边缘侧导电区域CG竖直叠置的位置处的公共源极线驱动器39，并且可以包括在与公共源极线驱动器39相邻的位置处形成在下基底52上的电弧保护二极管D40。电弧保护二极管D40可以包括电弧保护离子注入区域42。

电弧保护离子注入区域42和导电板110可以通过第一布线结构P92连接。公共源极线驱动器39的漏极39D可以与电弧保护二极管D40水平间隔开。公共源极线驱动器39的漏极39D可以通过第二布线结构P82连接到电弧保护二极管D40的电弧保护离子注入区域42。

第一布线结构P92可以包括下布线图案LML、中间布线结构P84、驱动器贯穿电极910、旁路过孔接触件46和板接触件920。

下布线图案LML可以布置在下基底52与导电板110之间的竖直水平处。中间布线结构P84可以连接在下布线图案LML的底表面与电弧保护二极管D40之间。驱动器贯穿电极910可以具有与下布线图案LML的顶表面接触的底表面以及连接到上布线图案UML1、UML2和UML3的顶表面，并且可以在竖直方向(例如，Z方向)上纵向延伸，上布线图案UML1、UML2和UML3处于比多个沟道结构160的竖直水平高的竖直水平。旁路过孔接触件46可以与驱动器贯穿电极910水平间隔开，并且可以具有与下布线图案LML的顶表面接触的底表面以及与导电板110的底表面接触的顶表面。板接触件920可以与驱动器贯穿电极910水平间隔开，并且可以被构造为通过上布线图案UML1、UML2和UML3连接到驱动器贯穿电极910。板接触件920可以具有与导电板110接触的底表面。

在第一布线结构P92中，中间布线结构P84和下布线图案LML可以是外围电路结构PCS的多层布线结构MWS的部分。旁路过孔接触件46和中间布线结构P84的详细构造与参照图6描述的相同。在示例实施例中，可以省略第一布线结构P92中的旁路过孔接触件46和板接触件920中的任一者。

集成电路装置1300A可以包括第一绝缘层932和第二绝缘层934，第一绝缘层932在导电板110周围覆盖层间绝缘层70，第二绝缘层934在第一绝缘层932上覆盖多条栅极线130的延伸部分EXT。第二绝缘层934的顶表面可以被上绝缘层169和绝缘层193顺序地覆盖。

驱动器贯穿电极910可以穿透上绝缘层169、第二绝缘层934、第一绝缘层932与层间绝缘层70的一部分，以连接到下布线图案LML的顶表面。板接触件920可以穿透上绝缘层169和第二绝缘层934，以连接到导电板110的顶表面。驱动器贯穿电极910和板接触件920可以通过多个接触垫194之中的接触垫194分别连接到上布线结构UMWS。上布线结构UMWS可以包括处于彼此不同的竖直水平的多个第一上布线图案UML1、多个第二上布线图案UML2和第三上布线图案UML3。上布线结构UMWS还可以包括连接在第一上布线图案UML1与第二上布线图案UML2之间的第一上接触件UC1以及连接在第二上布线图案UML2与第三上布线图案UML3之间的第二上接触件UC2。在示例实施例中，多个第一上布线图案UML1可以与位线BL布置在同一竖直水平处。驱动器贯穿电极910和板接触件920可以被构造为通过多个接触垫194和上布线结构UMW相互连接。

驱动器贯穿电极910和板接触件920可以包括例如从W、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、氮化钨(WN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、Ni、Co、铬(Cr)、锡(Sn)和锌(Zn)中选择的至少一种材料。在示例性实施例中，驱动器贯穿电极910和板接触件920可以包括包含W的金属层和围绕金属层的导电阻挡层。导电阻挡层可以包括例如Ti、TiN、Ta、TaN或其组合。

上布线结构UMWS可以包括例如金属、导电金属氮化物、金属硅化物或其组合。在示例实施例中，上布线结构UMWS可以包括W、Al、Cu、钼(Mo)、Ti、Co、Ta、Ni、硅化钨、硅化钛、硅化钴、硅化钽、硅化镍或其组合。例如，上布线结构UMWS可以包括包含W、Al或Cu的金属图案以及围绕金属图案的导电阻挡层。导电阻挡层可以包括Ti、TiN、Ta、TaN或其组合。上布线结构UMWS可以被绝缘层(未示出)覆盖。

图18是示出根据发明构思的另一实施例的集成电路装置1300B的剖视图。图18是与沿着图16的线B3-B3'截取的剖面的部分区域对应的区域的一部分的放大剖视图。

参照图18，集成电路装置1300B可以包括与参照图17描述的集成电路装置1300A的构造基本相同的构造。然而，集成电路装置1300B可以包括布置在与如图16中所示的第二边缘侧导电区域CG竖直叠置的位置处的公共源极线驱动器339。电弧保护二极管D40可以一体地连接到公共源极线驱动器339的漏极339D和/或与公共源极线驱动器339的漏极339D集成。一体地连接到公共源极线驱动器339的漏极339D和/或与公共源极线驱动器339的漏极339D集成的电弧保护二极管D40可以通过第一布线结构P94连接到导电板110。

第一布线结构P94可以包括下布线图案LML、中间布线结构P984、驱动器贯穿电极910、旁路过孔接触件44和板接触件920。

下布线图案LML可以布置在下基底52与导电板110之间的竖直水平处。中间布线结构P984可以连接在下布线图案LML的底表面与电弧保护二极管D40之间。驱动器贯穿电极910可以具有与下布线图案LML的顶表面接触的底表面以及连接到上布线图案UML1、UML2和UML3的顶表面，并且可以在竖直方向(例如，Z方向)上纵向延伸。旁路过孔接触件44可以与驱动器贯穿电极910水平间隔开，并且可以具有连接到电弧保护二极管D40的底表面和与导电板110的底表面接触的顶表面。板接触件920可以与驱动器贯穿电极910水平间隔开，并且可以被构造为通过上布线图案UML1、UML2和UML3连接到驱动器贯穿电极910。板接触件920可以具有与导电板110接触的底表面。

在第一布线结构P94中，中间布线结构P984和下布线图案LML可以是外围电路结构PCS的多层布线结构MWS的部分。旁路过孔接触件44的详细构造与参照图5B描述的相同。中间布线结构P984的详细构造与参照图6关于中间布线结构P84描述的相同。在示例实施例中，可以省略第一布线结构P94中的旁路过孔接触件44和板接触件920中的任一者。

接下来，将详细描述根据发明构思的实施例的制造集成电路装置的方法。

图19A至图19F是用于描述根据发明构思的实施例的制造集成电路装置的方法的剖视图。图19A至图19F按照工艺顺序示出了与沿着图5A的线B1-B1'截取的一些组件对应的剖视图。参照图19A至图19F，将描述制造参照图5A和图5B描述的集成电路装置100的示例方法。

参照图19A，可以形成包括下基底52、多个晶体管TR、多层布线结构MWS和层间绝缘层70的外围电路结构PCS。外围电路结构PCS可以包括公共源极线驱动器39和电弧保护二极管D40的电弧保护离子注入区域42。公共源极线驱动器39的漏极39D可以与电弧保护离子注入区域42水平间隔开，并且公共源极线驱动器39的漏极39D可以经由第二布线结构P82连接到电弧保护离子注入区域42。

参照图19B，可以形成穿透层间绝缘层70并延伸到电弧保护二极管D40的电弧保护离子注入区域42的旁路过孔接触件44。旁路过孔接触件44可以构成第一布线结构P81。

参照图19C，可以通过在外围电路结构PCS和旁路过孔接触件44上顺序地形成金属板110A和半导体板110B来形成导电板110，可以在导电板110的贯穿电极区域TA中形成多个通孔110H，然后可以形成填充多个通孔110H的掩埋绝缘层112。

参照图19D，在导电板110和掩埋绝缘层112上，可以逐个交替地堆叠多个绝缘层134和多个牺牲层PL。多个牺牲层PL可以包括例如氮化硅、碳化硅或多晶硅。多个牺牲层PL可以分别用于在后续工艺中确保用于形成多条栅极线130的空间。

然后，可以用绝缘结构170来代替多个绝缘层134和多个牺牲层PL的部分，然后可以形成上绝缘层169。上绝缘层169可以位于多个绝缘层134之中的最上面的绝缘层134和绝缘结构170上并且/或者覆盖多个绝缘层134之中的最上面的绝缘层134和绝缘结构170。此后，可以形成穿透上绝缘层169、多个绝缘层134和多个牺牲层PL的多个沟道结构160，然后可以形成串选择线切割区域SSLC，然后可以形成填充串选择线切割区域SSLC的绝缘层150。

此后，可以形成穿透上绝缘层169、多个绝缘层134和多个牺牲层PL的多个字线切割区域WLC。通过多个字线切割区域WLC，可以使导电板110的顶表面暴露。

参照图19E，在图19D的所得结构中，可以经由多个字线切割区域WLC用多条栅极线130来代替多个牺牲层PL。在一些实施例中，为了用多条栅极线130来代替多个牺牲层PL(参照图19D)，可以选择性地去除通过多个字线切割区域WLC暴露的多个牺牲层PL，以在多个绝缘层134之间提供空的空间，然后可以通过在空的空间中填充导电材料来形成多条栅极线130。此后，可以形成填充多个字线切割区域WLC的绝缘层140。

参照图19F，可以将贯穿电极THV(参照图7)形成为在穿透上绝缘层169、绝缘结构170、掩埋绝缘层112和层间绝缘层70的同时接触外围电路布线层ML62的顶表面。与贯穿电极THV接触的外围电路布线层ML62可以连接到形成在外围电路结构PCS中的多个电路之中的页缓冲器34(参照图1)。

此后，如图5B中所示，可以形成绝缘层193，绝缘层193位于形成有多个贯穿电极THV的所得结构的顶表面上并且/或者覆盖形成有多个贯穿电极THV的所得结构的顶表面，然后可以形成分别穿透绝缘层193的多个接触垫194和接触垫195，其中，多个接触垫194可以连接到多个沟道结构160的漏区168，并且接触垫195可以连接到贯穿电极THV。此后，可以在多个接触垫194和接触垫195上形成位线BL，从而制造出图5A和图5B中所示的集成电路装置100。位线BL可以经由多个接触垫194和接触垫195分别连接到多个沟道结构160和贯穿电极THV。

这里已经参照图19A至图19F描述了图5A和图5B中所示的集成电路装置100的制造方法，但是本领域技术人员将领会的是，在发明构思的范围内，可以如参照图19A至图19F描述的那样来制造各种集成电路装置，所述各种集成电路装置包括图6中所示的集成电路装置200、图7和图8中所示的集成电路装置300、图9中所示的集成电路装置400、图10A和图10B中所示的集成电路装置500、图11中所示的集成电路装置600、图12中所示的集成电路装置700、图13中所示的集成电路装置800、图14中所示的集成电路装置1100、图15中所示的集成电路装置1200、图16至图18中所示的集成电路装置1300、1300A和1300B以及具有它们的类似结构的集成电路装置。

图20是根据发明构思的实施例的集成电路装置1400的剖视图。

参照图20，集成电路装置1400可以具有芯片到芯片(C2C)结构。在所有的附图中，同样的附图标记用于表示同样的元件，将省略其重复描述。C2C结构可以指这样的结构：通过在第一晶圆上制造包括单元区域CELL的上芯片，在不同于第一晶圆的第二晶圆上制造包括外围电路区域PERI的下芯片，然后以接合方式连接上芯片和下芯片而形成。例如，接合方式可以包括将形成在上芯片的最上面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属可以由铜(Cu)形成时，接合方式可以是Cu-Cu接合，并且接合金属也可以由铝或钨形成。

集成电路装置1400的外围电路区域PERI和单元区域CELL中的每个可以包括外部垫接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可以包括第一基底210、层间绝缘层215、形成在第一基底210上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在示例实施例中，第一金属层230a、230b和230c可以由具有相对高电阻的钨形成，并且第二金属层240a、240b和240c可以由具有相对低电阻的铜形成。

在图20中所示的示例实施例中，尽管示出并描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是它们不限于此，而是一个或更多个金属层可以进一步形成在第二金属层240a、240b和240c上。形成在第二金属层240a、240b和240c上的一个或更多个金属层的至少一部分可以由具有比形成第二金属层240a、240b和240c的铜的电阻低的电阻的铝等形成。

层间绝缘层215可以设置在第一基底210上，并且可以位于多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c上并且/或者覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括例如绝缘材料，诸如氧化硅、氮化硅等。

下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属271b和272b可以以接合方式电连接到单元区域CELL中的上接合金属371b和372b，并且下接合金属271b和272b以及上接合金属371b和372b可以由例如铝、铜、钨等形成。此外，外围电路区域PERI中的下接合金属271b和272b可以被称为第一金属垫，并且单元区域CELL中的上接合金属371b和372b可以被称为第二金属垫。

单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二基底310和公共源极线320。在第二基底310上，多条字线331至338(即，330)可以堆叠在与第二基底310的上表面垂直的方向(例如，Z方向)上。至少一条串选择线和至少一条地选择线可以分别布置在多条字线330上和下方，并且多条字线330可以设置在至少一条串选择线与至少一条地选择线之间。多条字线330、至少一条串选择线和至少一条地选择线可以与参照图5B描述的多条栅极线130对应。

在位线接合区域BLBA中，沟道结构CHS可以在与第二基底310的上表面垂直的方向(例如，Z方向)上延伸，并且穿过多条字线330、至少一条串选择线和至少一条地选择线。沟道结构CHS可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线接触件，并且第二金属层360c可以是位线。在示例实施例中，位线360c可以平行于第二基底310的上表面在第一方向(例如，Y方向)上延伸。

在图20中所示的示例实施例中，其中设置有沟道结构CHS、位线360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以电连接到在外围电路区域PERI中提供页缓冲器393的电路元件220c。例如，位线360c可以连接到单元区域CELL中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到与页缓冲器393的电路元件220c连接的下接合金属271c和272c。

在字线接合区域WLBA中，多条字线330可以平行于第二基底310的上表面在第二方向(例如，X方向)上延伸，并且可以连接到多个单元接触插塞341至347(即，340)。多条字线330和多个单元接触插塞340可以在由在第二方向上以不同长度延伸的多条字线330的至少一部分提供的垫中彼此连接。第一金属层350b和第二金属层360b可以顺序地连接到与多条字线330连接的多个单元接触插塞340的上部。在字线接合区域WLBA中，多个单元接触插塞340可以通过单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属271b和272b连接到外围电路区域PERI。

多个单元接触插塞340可以电连接到在外围电路区域PERI中提供行解码器394的电路元件220b。在示例实施例中，提供行解码器394的电路元件220b的操作电压可以不同于提供页缓冲器393的电路元件220c的操作电压。例如，提供页缓冲器393的电路元件220c的操作电压可以大于提供行解码器394的电路元件220b的操作电压。

公共源极线接触插塞380可以设置在外部垫接合区域PA中。公共源极线接触插塞380可以由例如导电材料(诸如金属、金属化合物、多晶硅等)形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380的上部上。例如，其中设置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部垫接合区域PA。

输入-输出垫205和305可以设置在外部垫接合区域PA中。参照图20，覆盖第一基底210的下表面的下绝缘膜201可以形成在第一基底210下方，并且第一输入-输出垫205可以形成在下绝缘膜201上。第一输入-输出垫205可以通过第一输入-输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一基底210分离。另外，侧绝缘膜可以设置在第一输入-输出接触插塞203与第一基底210之间，以使第一输入-输出接触插塞203与第一基底210电分离。

参照图20，覆盖第二基底310的上表面的上绝缘膜301可以形成在第二基底310上，并且第二输入-输出垫305可以设置在上绝缘膜301上。第二输入-输出垫305可以通过第二输入-输出接触插塞303连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个。

根据实施例，第二基底310和公共源极线320可以不设置在其中设置有第二输入-输出接触插塞303的区域中。此外，第二输入-输出垫305可以与字线330在第三方向(例如，Z方向)上不叠置。参照图20，第二输入-输出接触插塞303可以与第二基底310沿与第二基底310的上表面平行的方向分离，并且可以穿过单元区域CELL的层间绝缘层315以连接到第二输入-输出垫305。

根据实施例，可以选择性地形成第一输入-输出垫205和第二输入-输出垫305。例如，集成电路装置1400可以仅包括设置在第一基底210上的第一输入-输出垫205或设置在第二基底310上的第二输入-输出垫305。可选择地，集成电路装置1400可以包括第一输入-输出垫205和第二输入-输出垫305两者。

在各自包括在单元区域CELL和外围电路区域PERI中的外部垫接合区域PA和位线接合区域BLBA中的每个中，在最上面的金属层中的金属图案可以设置为虚设图案，或者可以不存在最上面的金属层。

在外部垫接合区域PA中，集成电路装置1400可以在外围电路区域PERI的最上面的金属层中包括下金属图案271a、272a和273a，下金属图案271a、272a和273a与形成在单元区域CELL的最上面的金属层中的上金属图案371a和372a对应，并且具有与单元区域CELL的上金属图案371a和372a的形状相同的形状。在外围电路区域PERI中，形成在外围电路区域PERI的最上面的金属层中的下金属图案273a可以不连接到接触件。类似地，在外部垫接合区域PA中，与形成在外围电路区域PERI的最上面的金属层中的下金属图案对应并具有与外围电路区域PERI的下金属图案的形状相同的形状的上金属图案可以形成在单元区域CELL的最上面的金属层中。

下接合金属271b和272b可以在字线接合区域WLBA中形成在第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属271b和272b可以通过Cu-Cu接合电连接到单元区域CELL的上接合金属371b和372b。

此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上面的金属层251、252中的下金属图案252对应并具有与外围电路区域PERI的下金属图案252的形状相同的形状的上金属图案392可以形成在单元区域CELL的最上面的金属层中。接触件可以不形成在形成于单元区域CELL的最上面的金属层中的上金属图案392上。在示例实施例中，外围电路区域PERI可以包括参照图5B、图6、图7、图9、图10B、图11、图12、图13、图17和图18描述的外围电路结构PCS。在示例实施例中，单元区域CELL可以包括参照图5B、图6、图7、图9、图10B、图14、图15和图16描述的单元阵列结构CAS。在示例实施例中，外围电路区域PERI可以包括具有与参照图5B、图6、图7、图9、图10B、图11、图12、图13、图17和图18中的任一个描述的一个电弧保护二极管D40的构造相同的构造的电弧保护二极管。在示例实施例中，在外围电路结构PCS与单元阵列结构CAS之间，可以包括参照图5B、图6、图7、图9、图14、图15、图16、图17和图18描述的导电板110。包括在外围电路区域PERI中的电弧保护二极管可以通过下接合金属271c和272c以及上接合金属371c和372c连接到包括在单元区域CELL中的导电层(例如，公共源极线320和/或第二基底310)。

尽管已经参照发明构思的实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离权利要求的范围的情况下，可以在其中进行形式和细节上的各种改变。