阅读说明：本技术 半导体装置 (Semiconductor device ) 是由 姜秀彬 李秉一 具池谋 徐裕轸 李晫 于 2019-04-08 设计创作，主要内容包括：本发明提供了一种半导体装置。所述半导体装置包括设置在基底上的堆叠结构。堆叠结构包括多个栅电极。所述半导体装置还包括设置在基底上并穿过堆叠结构的第一结构以及设置在基底上的第二结构。第二结构设置在堆叠结构的外部,面向第一结构并与第一结构间隔开。第一结构包括穿过所述多个栅电极的至少一部分并在堆叠结构的外部延伸的多条分离线,并且第二结构由与第一结构的材料相同的材料形成。(The present invention provides a kind of semiconductor devices.The semiconductor device includes the stacked structure being arranged in substrate.Stacked structure includes multiple gate electrodes.The semiconductor device further includes the second structure for being arranged in substrate and passing through the first structure of stacked structure and being arranged in substrate.Second structure setting is spaced apart in the outside of stacked structure towards first structure and with first structure.First structure includes at least part across the multiple gate electrode and the external a plurality of defiber extended in stacked structure, and the second structure is formed by material identical with the material of first structure.)

半导体装置

本申请要求于2018年5月18日在韩国知识产权局提交的第10-2018-0057263号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思的示例性实施例涉及半导体装置，更具体地，涉及包括堆叠结构和穿过堆叠结构的分离线的半导体装置。

背景技术

越来越需要增大半导体装置的集成度。为了改善半导体装置的集成度，已经开发了栅极在基底的垂直方向上堆叠的三维半导体装置。随着集成度增大，三维半导体装置中的堆叠栅极的数量也增大。

发明内容

本发明构思的示例性实施例提供一种包括分离线和能够改善良率和生产率的结构的半导体装置。

根据本发明构思的示例性实施例，半导体装置包括设置在基底上的堆叠结构。堆叠结构包括多个栅电极。半导体装置还包括设置在基底上并穿过堆叠结构的第一结构以及设置在基底上的第二结构。第二结构设置在堆叠结构的外部，面向第一结构并与第一结构间隔开。第一结构包括穿过所述多个栅电极的至少一部分并在堆叠结构的外部延伸的多条分离线，并且第二结构由与第一结构的材料相同的材料形成。

根据本发明构思的示例性实施例，半导体装置包括设置在基底上的堆叠结构。堆叠结构包括多个栅电极。半导体装置还包括多条主分离线，所述多条主分离线在与基底的上表面基本垂直的第一方向上穿过堆叠结构，在与基底的上表面基本平行的第二方向上延伸并与堆叠结构交叉，并且具有位于堆叠结构的外部的边缘端部。半导体装置还包括多条第一次级分离线，所述多条第一次级分离线在第一方向上穿过堆叠结构，在第二方向上延伸，并且具有位于堆叠结构的外侧上的边缘端部。半导体装置还包括多条第二次级分离线，所述多条第二次级分离线在第一方向上穿过堆叠结构，并且具有面向第一次级分离线的内端部。半导体装置还包括面向主分离线的边缘端部和第一次级分离线的边缘端部的结构。所述结构的上表面与主分离线的上表面和第一次级分离线的上表面共平面。

根据本发明构思的示例性实施例，半导体装置包括设置在基底上的存储器阵列区和设置为与存储器阵列区相邻的延伸区。半导体装置还包括设置在存储器阵列区和延伸区中的堆叠结构。堆叠结构包括在存储器阵列区中在第一方向上堆叠并彼此间隔开的多个栅电极。第一方向与基底的上表面基本垂直。栅电极延伸到延伸区中并包括在延伸区中以台阶形状设置的多个垫。半导体装置还包括：多个存储器垂直结构，在第一方向上延伸并穿过存储器阵列区中的栅电极；多条主分离线，与存储器阵列区和延伸区交叉，并在第二方向上使堆叠结构分离；多条次级分离线，穿过延伸区中的堆叠结构。半导体装置还包括设置在基底上并设置在堆叠结构外部的结构。主分离线和次级分离线包括从延伸区沿第三方向延伸并位于堆叠结构外侧上的边缘端部。所述结构包括面向边缘端部的外侧端部。主分离线的上表面、次级分离线的上表面和所述结构的上表面彼此共平面并由相同的材料形成。

附图说明

通过参照附图详细地描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加明显，在附图中：

图1A是根据本发明构思的示例性实施例的半导体装置的示意性框图。

图1B是概念地示出根据本发明构思的示例性实施例的半导体装置的存储器阵列区的电路图。

图2是示意性地示出根据本发明构思的示例性实施例的半导体装置的框图。

图3A是示出根据本发明构思的示例性实施例的半导体装置的平面图。

图3B是示出根据本发明构思的示例性实施例的图3A的堆叠结构的平面图。

图4是示出根据本发明构思的示例性实施例的图3A中的区域“A”的局部放大平面图。

图5是根据本发明构思的示例性实施例的沿图4中的线I-I'和线II-II'截取的剖视图。

图6是根据本发明构思的示例性实施例的沿图4中的线III-III'截取的剖视图。

图7是根据本发明构思的示例性实施例的沿图4中的线IV-IV'截取的剖视图。

图8是根据本发明构思的示例性实施例的沿图4中的线V-V'截取的剖视图。

图9是根据本发明构思的示例性实施例的沿图4中的线VI-VI'截取的剖视图。

图10是示出根据本发明构思的示例性实施例的半导体装置的组件的一部分的概念剖视图。

图11是示出根据本发明构思的示例性实施例的图3A中的区域“A”的局部放大平面图。

图12A是示出根据本发明构思的示例性实施例的图11中的区域“B”的局部放大平面图。

图12B是示出根据本发明构思的示例性实施例的图11中的区域“B”的局部放大平面图。

图12C是示出根据本发明构思的示例性实施例的图11中的区域“B”的局部放大平面图。

图13是示出根据本发明构思的示例性实施例的图3A中的区域“A”的局部放大平面图。

图14是根据本发明构思的示例性实施例的沿图13中的线II-II'截取的剖视图。

图15是示出根据本发明构思的示例性实施例的图3A中的区域“A”的局部放大平面图。

图16是示出根据本发明构思的示例性实施例的图3A中的区域“A”的局部放大平面图。

图17是示出形成根据本发明构思的示例性实施例的半导体装置的方法的流程图。

图18A、图19A和图20A是根据本发明构思的示例性实施例的沿图4中的线I-I'和线II-II'截取的剖视图。

图18B、图19B和图20B是根据本发明构思的示例性实施例的沿图4中的线III-III'截取的剖视图。

图18C、图19C和图20C是根据本发明构思的示例性实施例的沿图4中的线VI-VI'截取的剖视图。

具体实施方式

在下文中，将参照附图更充分地描述本发明构思的示例性实施例。在整个附图中，同样的附图标记可以表示同样的元件。

为了易于描述，这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……下”、“在……上方”、“上”等的空间相对术语以描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中描绘的方位之外，空间相对术语意图包含装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”和“下”可以包含上方和下方的两种方位。另外，还将理解的是，当层被称为“在”两个层“之间”时，该层可以是所述两个层之间的唯一层，或者也可以存在一个或更多个中间层。

将理解的是，这里使用的术语“第一”、“第二”、“第三”等用于将一个元件与另一元件区分开，并且元件不受这些术语的限制。因此，示例性实施例中的“第一”元件可以在另一示例性实施例中被描述为“第二”元件。

还将理解的是，当两个组件和/或方向被描述为基本彼此平行或垂直地延伸时，所述两个组件和/或方向彼此精确地平行或垂直地延伸，或者在如本领域普通技术人员所将理解的在测量误差内彼此近似地平行或垂直地延伸。此外，当两个或更多个元件或值被描述为彼此基本相同或大约相等时，将理解的是，元件或值彼此相同，彼此不可区分，或彼此可区分，但是如本领域普通技术人员所将理解的在功能上彼此相同。

将参照图1A来描述根据本发明构思的示例性实施例的半导体装置的示例性实施例。

图1A是根据本发明构思的示例性实施例的半导体装置的示意性框图。

参照图1A，根据示例性实施例的半导体装置1可以包括存储器阵列区MA、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器阵列区MA可以包括存储器块BLK。

存储器阵列区MA可以包括以多个行和列设置的存储器单元。包括在存储器阵列区MA中的存储器单元可以包括字线WL、至少一条共源极线CSL、串选择线SSL和至少一条地选择线GSL。存储器单元可以通过位线BL电连接到页缓冲器4和列解码器5。

在示例性实施例中，在存储器单元之中，设置在同一行上的存储器单元可以连接到同一条字线WL，设置在同一列中的存储器单元可以连接到同一条位线BL。

行解码器3可以共同地连接到存储器块BLK，并且可以向响应于块选择信号而选择的存储器块BLK的字线WL提供驱动信号。例如，行解码器3可以从外部接收地址信息ADDR，并且对所接收的地址信息ADDR进行解码以确定供应给电连接到存储器块BLK的字线WL、共源极线CSL、串选择线SSL以及地选择线GSL中的至少一部分的电压。

页缓冲器4可以通过位线BL电连接到存储器阵列区MA。页缓冲器4可以根据来自列解码器5的解码地址连接到所选择的位线BL。页缓冲器4可以根据操作模式临时存储将存储在存储器单元中的数据或者感测存储在存储器单元中的数据。例如，页缓冲器4可以在编程操作模式下用作写入驱动器电路，并且在读取操作模式下用作感测放大器电路。页缓冲器4可以从控制逻辑接收电力(例如，电压或电流)，并且将电力提供给所选择的位线BL。

列解码器5可以在页面缓冲器4与外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可以对外部输入地址进行解码以选择位线BL中的任何一条。

列解码器5可以共同地连接到存储器块BLK，并且可以向响应于块选择信号而选择的存储器块BLK的位线BL提供数据信息。

控制电路6可以控制半导体装置1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以响应于所接收的控制信号而操作。控制电路6可以包括使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压发生器。控制电路6可以响应于控制信号来控制读取、写入和/或擦除操作。

将参照图1B来描述图1A中描述的半导体装置1的存储器阵列区(图1A中的MA)的电路的说明性示例。

图1B是概念性地示出图1A中的存储器阵列区MA的电路图。

参照图1B，根据示例性实施例的半导体装置可以包括共源极线CSL、位线BL0至BL2以及设置在共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR可以并联连接到各条位线BL0至BL2。多个单元串CSTR可以共同连接到共源极线CSL。多个单元串CSTR中的每个可以包括可以串联连接的下选择晶体管GST、存储器单元MCT和上选择晶体管SST。

存储器单元MCT可以串联连接在下选择晶体管GST与上选择晶体管SST之间。存储器单元MCT中的每个可以包括能够存储信息的数据存储区。

上选择晶体管SST可以电连接到位线BL0至BL2，下选择晶体管GST可以电连接到共源极线CSL。

上选择晶体管SST可以设置为多个，并且由串选择线SSL1至SSL2控制。存储器单元MCT可以由多条字线WL0至WLn(其中，n是正整数)控制。

下选择晶体管GST可以由地选择线GSL控制。共源极线CSL可以共同连接到地选择晶体管GST的源极。

在示例性实施例中，上选择晶体管SST可以是串选择晶体管，下选择晶体管GST可以是地选择晶体管。

图2是示意性地示出根据本发明构思的示例性实施例的半导体装置中的图1A和图1B中描述的存储器阵列区MA中的存储器块BLK的框图。

参照图2，图1A和图1B中描述的存储器阵列区MA的多个存储器块BLK可以在第一方向X上延伸，并且可以在第二方向Y上在彼此分离的同时顺序地设置。包括存储器块BLK的存储器阵列区MA可以设置在基底103上。第一方向X和第二方向Y可以与基底103的上表面基本平行，第二方向Y可以是与第一方向X基本垂直的方向。

存储器块BLK可以设置在主分离线MS之间，主分离线MS设置在基底103上。存储器块BLK中的每个可以设置在一对相邻的主分离线MS之间。因此，存储器块BLK可以通过主分离线MS在第二方向Y上分离且间隔开。

现在将参照图3A、图3B和图4至图10来描述根据本发明构思的示例性实施例的半导体装置的示例。

图3A是示出根据本发明构思的示例性实施例的半导体装置的平面图。图3B是示出根据本发明构思的示例性实施例的图3A的堆叠结构的平面图。图4是示出根据本发明构思的示例性实施例的图3A中的区域‘A’的局部放大平面图。图5是根据本发明构思的示例性实施例的沿图4中的线I-I'和线II-II'截取的剖视图。图6是根据本发明构思的示例性实施例的沿图4中的线III-III'截取的剖视图。图7是根据本发明构思的示例性实施例的沿图4中的线IV-IV'截取的剖视图。图8是根据本发明构思的示例性实施例的沿图4中的线V-V'截取的剖视图。图9是根据本发明构思的示例性实施例的沿图4中的线VI-VI'截取的剖视图。图10是示出根据本发明构思的示例性实施例的半导体装置的组件的一部分的概念剖视图。

在下文中，将参照图3A至图10以及上面参照图1A、图1B和图2的描述来描述本发明构思的示例性实施例。

参照图3A至图10，包括第一结构ST1、第二结构ST2和堆叠结构GS的结构ST可以设置在基底103上。基底103可以是可以由诸如以硅为例的半导体材料形成的半导体基底。

第一结构ST1可以包括主分离线MS和次级分离线SS。

主分离线MS可以具有在第一方向X上延伸的线性形状。堆叠结构GS可以设置在主分离线MS之间。堆叠结构GS可以设置在基底103上。堆叠结构GS中的每个可以设置在多条主分离线MS之中彼此相邻的一对主分离线MS之间。例如，一个堆叠结构GS可以设置在一对相邻的主分离线MS之间。

主分离线MS可以具有在与基底103的上表面103s基本垂直的竖直方向Z上穿过堆叠结构GS且在第一方向X上与堆叠结构GS交叉的线性形状。因此，主分离线MS可以在第二方向Y上使堆叠结构GS分离且间隔开。第一方向X和第二方向Y可以是与基底103的上表面103s基本平行的方向。第一方向X和第二方向Y可以基本彼此垂直。

多条主分离线MS中的每条在第一方向X上的长度可以大于堆叠结构GS中的每个在第一方向X上的长度。

次级分离线SS可以设置在主分离线MS之间。次级分离线SS可以穿过堆叠结构GS。次级分离线SS可以彼此间隔开。

次级分离线SS可以包括第一次级分离线SSa、第二次级分离线SSb和第三次级分离线SSc。

第一次级分离线SSa可以穿过堆叠结构GS，并且在堆叠结构GS的向外方向上(例如，在第一方向X上)延伸。第二次级分离线SSb和第三次级分离线SSc可以穿过堆叠结构GS。

第一结构ST1可以包括在堆叠结构GS的向外方向上延伸的线形分离线MS和SS。例如，分离线MS和SS可以是主分离线MS和第一次级分离线SSa。

第二结构ST2可以设置在基底103上，并且设置在堆叠结构GS的外侧(例如，外部)。例如，第二结构ST2可以设置为与最接近的堆叠结构GS相邻，而不是成为最接近的堆叠结构GS的一部分。例如，如图4中所示，第二结构ST2设置为与堆叠结构GS相邻。此外，第二结构ST2可以在面对第一结构ST1的同时与第一结构ST1间隔开。

在示例性实施例中，第二结构ST2可以是具有端部的结构，所述端部面向线形分离线MS和SS在第一结构ST1的堆叠结构GS的向外方向上延伸的端部。第二结构ST2可以具有在第一方向X上延伸的条形。第二结构ST2可以是与第一结构ST1的在堆叠结构GS的向外方向上延伸的线形分离线MS和SS一一对应的条形结构。在示例性实施例中，第二结构ST2的条形结构在第二方向Y上的宽度可以与主分离线MS和次级分离线SS的宽度基本相同。

主要参照图5、图7和图9，第二结构ST2可以由与包括主分离线MS和次级分离线SS的第一结构ST1的材料相同的材料形成。第一结构ST1和第二结构ST2中的每个可以包括分离芯图案164和围绕分离芯图案164的侧表面的绝缘间隔件162。分离芯图案164可以由导电材料形成并且可以与基底103接触。在示例性实施例中，分离芯图案164可以由包括例如掺杂的多晶硅、金属氮化物(例如，TiN)、金属硅化物(例如，WSi、TiSi、TaSi等)和金属(例如，W)中的至少一种的导电材料形成。绝缘间隔件162可以由诸如以氧化硅等为例的绝缘材料形成。第一结构ST1和第二结构ST2可以具有形成共平面表面的上表面。第一结构ST1和第二结构ST2可以延伸到基底103中。第二结构ST2、主分离线MS和次级分离线SS可以具有由相同组件形成的剖面形状。

参照图3A至图10，堆叠结构GS中的每个可以包括栅电极G_L、G_B1、G_M、G_B2和G_U，栅电极G_L、G_B1、G_M、G_B2和G_U可以堆叠同时沿与基底103的上表面103s基本垂直的竖直方向Z彼此间隔开。层间绝缘层106可以设置在栅电极G_L、G_B1、G_M、G_B2和G_U之间。层间绝缘层106可以设置在最下栅电极G_L与基底103之间。栅电极G_L、G_B1、G_M、G_B2和G_U可以由包括例如掺杂的多晶硅、金属氮化物(例如，TiN)、金属硅化物(例如，WSi、TiSi、TaSi等)和金属(例如，W)中的至少一种的导电材料形成。掺杂的多晶硅可以是例如包含N型杂质(例如，P、As等)或P型杂质(例如，B等)的多晶硅。

堆叠结构GS中的每个可以包括一个或多个下栅电极G_L和G_B1、设置在一个或多个下栅电极G_L和G_B1上的多个中间栅电极G_M以及设置在多个中间栅电极G_M上的多个上栅电极G_B2和G_U。

在示例性实施例中，可以设置有一个或多个下栅电极G_L和G_B1。多个下栅电极G_L和G_B1可以包括下选择栅电极G_L以及设置在下选择栅电极G_L上的一个或多个下缓冲栅电极G_B1。下选择栅电极G_L可以是图1A和图1B中描述的地选择线(例如，GSL)。在示例性实施例中，相对位于一个或多个下缓冲栅电极G_B1下方的下缓冲栅电极也可以用作地选择线(例如，图1A和图1B中的GSL)。

在示例性实施例中，多个中间栅电极G_M可以是图1A和图1B中示出的字线(例如，图1A中的WL以及图1B中的WL0至WLn)。

在示例性实施例中，一个或多个上栅电极G_B2和G_U可以设置为多个。来自多个上栅电极G_B2和G_U之中的最上栅电极和/或第二最上栅电极可以是上选择栅电极G_U，位于上选择栅电极G_U与多个中间栅电极G_M之间的一个或多个上栅电极可以是上缓冲栅电极G_B2。上选择栅电极G_U可以是图1A和图1B中描述的串选择线(例如，图1A中的SSL和图1B中的SSL1至SSL2)。在示例性实施例中，来自位于相对下部上的上缓冲栅电极G_B2之中的上缓冲栅电极可以用作上面描述的字线。

使上选择栅电极G_U在第二方向Y上分离的绝缘图案ISP可以包括在半导体装置1中。绝缘图案ISP可以被设置在比中间栅电极G_M高的位置处。绝缘图案ISP可以穿过上选择栅电极G_U，并且在第一方向X上延伸以在与上选择栅电极G_U交叉的同时，使上选择栅电极G_U在第二方向Y上分离。相似地，来自次级分离线SS之中的第三次级分离线SSc可以与上选择栅电极G_U交叉，并且使上选择栅电极G_U在第二方向Y上分离。因此，在两条相邻的主分离线MS之间，上选择栅电极G_U可以通过第三次级分离线SSc和绝缘图案ISP在第二方向Y上分离为多个。

覆盖堆叠结构GS的第一绝缘层130可以包括在半导体装置1中。第一绝缘层130可以具有基本平坦的上表面。在第一绝缘层130上顺序地堆叠的第二绝缘层150和第三绝缘层170可以包括在半导体装置1中。第一绝缘层130、第二绝缘层150和第三绝缘层170可以由例如氧化硅形成。

主分离线MS和次级分离线SS可以穿过第二绝缘层150、第一绝缘层130和堆叠结构GS。与堆叠结构GS间隔开的第二结构ST2可以穿过第二绝缘层150和第一绝缘层130。

第一结构ST1的次级分离线SS可以彼此间隔开，并且可以具有彼此面对的端部。在这种情况下，堆叠结构GS可以置于具有彼此面对的端部的次级分离线SS之间。第一绝缘层130和第二绝缘层150可以置于第二结构ST2与面向第二结构ST2的主分离线MS和次级分离线SS之间。

存储器阵列区MA和与存储器阵列区MA相邻的延伸区EA可以设置在基底103上。延伸区EA可以至少设置在存储器阵列区MA的两侧上。主分离线MS可以具有用于与存储器阵列区MA和延伸区EA交叉的形状。如上面参照图2所描述的，存储器阵列区MA可以包括设置在主分离线MS之间的多个存储器块(图2中的BLK)。例如，存储器块(图2中的BLK)中的任何一个可以设置在相邻的主分离线MS之间。

主要参照图6，在延伸区EA中，设置在多个中间栅电极G_M上并且面对上栅电极G_U和G_B2的一部分的浮置虚设栅电极G_F可以包括在半导体装置1中。浮置虚设栅电极G_F可以由与栅电极G_L、G_B1、G_M、G_B2和G_U的材料相同的材料形成。浮置虚设栅电极G_F可以包括以台阶形状设置的垫P，所述垫P在朝向上栅电极G_U和G_B2的方向上逐渐减小。

主要参照图4、图6和图9，栅电极G_L、G_B1、G_M、G_B2和G_U可以具有在延伸区EA中以台阶形状设置的垫P。来自栅电极G_L、G_B1、G_M、G_B2和G_U之中的位于延伸区EA中并且不与位于相对上部的栅电极叠置的部分可以被定义为垫P。

上栅电极G_U和G_B2的垫P可以以在从存储器阵列区MA至延伸区EA的方向上降低第一台阶(或高度)的台阶形状设置。

因为中间栅电极G_M的垫P设置在远离存储器阵列区MA的方向上(例如，在第一方向X上)，所以中间栅电极G_M的垫P可以以降低比第一台阶大的第二台阶(或高度)的台阶形状设置在延伸区EA中。下栅电极G_L和G_B1的垫P可以以降低第一台阶的台阶形状设置在延伸区EA中。

在延伸区EA中，因为中间栅电极G_M的垫P可以沿第二方向Y设置在一条主分离线MS的任意一侧上(该一条主分离线MS指主分离线MS中的任何一条)，所以中间栅电极G_M的垫P可以以降低第一台阶的台阶形状设置。

上述栅电极G_L、G_B1、G_M、G_B2和G_U的垫不限于上述台阶形状。例如，在示例性实施例中，栅电极G_L、G_B1、G_M、G_B2和G_U的垫可以以各种其它台阶形状设置。

穿过第一绝缘层130、第二绝缘层150和第三绝缘层170的接触塞180设置在栅电极G_L、G_B1、G_M、G_B2和G_U的垫P上。接触塞180可以与垫P接触。与堆叠结构GS间隔开的外接触塞182可以设置在堆叠结构GS的外侧(例如，外部)。例如，外接触塞182可以设置为与最接近的堆叠结构GS相邻，而不是成为最接近的堆叠结构GS的一部分。例如，如图4中所示，外接触塞182设置为与堆叠结构GS相邻。

主要参照图4、图6和图7，存储器垂直结构VSm可以设置在基底103上。存储器垂直结构VSm在与基底103的上表面103s基本垂直的方向Z上延伸。存储器垂直结构VSm可以穿过位于存储器阵列区MA中的堆叠结构GS。存储器垂直结构VSm可以穿过位于存储器阵列区MA中的层间绝缘层106和堆叠结构GS。

穿过第二绝缘层150和第三绝缘层170并且电连接到存储器垂直结构VSm的位线塞175可以包括在半导体装置1中。因此，存储器垂直结构VSm可以通过位线塞175电连接到图1A和图1B中描述的位线(例如，图1A中的BL和图1B中的BL1至BL2)。

主要参照图8，在示例性实施例中，可以穿过堆叠结构GS并且形成有与存储器垂直结构VSm的结构相同或相似的结构的虚设垂直结构VSd可以设置在基底103上。

在示例性实施例中，可以设置在基底103上、与堆叠结构GS间隔开并且由与存储器垂直结构VSm的结构相同或相似的结构形成的外部垂直结构VSe可以设置在半导体装置1中。

主要参照图10，存储器垂直结构VSm中的每个可以包括在竖直方向上延伸的沟道半导体层140以及设置在沟道半导体层140与堆叠结构GS之间的栅极介电结构128。

存储器垂直结构VSm中的每个还可以包括半导体图案122、设置在半导体图案122上的竖直芯图案132和设置在竖直芯图案132上的垫图案134。

沟道半导体层140可以被设置为使其接触半导体图案122并围绕竖直芯图案132的外表面。栅极介电结构128可以被设置为使其围绕沟道半导体层140的外表面。半导体图案122可以是例如外延材料层，该外延材料层可以通过选择性外延生长(SEG)工艺而形成。竖直芯图案132可以由例如绝缘材料(例如，氧化硅等)形成。垫图案134可以由例如具有N型导电性的多晶硅形成，并且可以是漏区。垫图案134可以设置在比栅极结构GS的水平高的水平上。存储器垂直结构VSm的垫图案134可以电连接到上面描述的位线塞175。

沟道半导体层140可以在与基底103的表面基本垂直的方向上延伸，并且可以穿过堆叠结构GS的中间栅电极G_M和上栅电极G_U。沟道半导体层140可以由例如多晶硅层形成。半导体图案122可以穿过下栅电极G_L。半导体图案122可以被称为下沟道半导体层。

栅极介电结构128可以包括隧道电介质126、数据存储层125和阻挡电介质124。数据存储层125可以设置在隧道电介质126与阻挡电介质124之间。阻挡电介质124可以设置在数据存储层125与堆叠结构GS之间。隧道电介质126可以设置在数据存储层125和沟道半导体层140之间。隧道电介质126可以包括例如氧化硅和/或掺杂杂质的氧化硅。阻挡电介质124可以包括例如氧化硅和/或高电介质。数据存储层125可以由能够存储信息的诸如以氮化硅为例的材料形成。

数据存储层125可以包括能够在沟道半导体层140与可以是字线的中间栅电极G_M之间存储数据的数据存储区125d。例如，根据诸如闪存装置的非易失性存储器装置的操作条件，可以捕获并保留从沟道半导体层140通过隧道电介质126注入到数据存储区125d中的电子，或者可以擦除数据存储层125的数据存储区125d中捕获的电子。因此，上面在图1B中描述的存储器单元(例如，图1B中的MCT)可以包括数据存储区125d。

设置在栅电极G_L、G_B1、G_M、G_B2和G_U与存储器垂直结构VSm之间并且延伸到栅电极G_L、G_B1、G_M、G_B2和G_U的上部表面和下部表面中的每个上的附加栅极电介质155可以包括在半导体装置1中。附加栅极电介质155可以例如由诸如氧化铝等的高电介质形成。

本发明构思不限于上述示例性实施例，而是可以进行各种修改。在下文中，将参照图11至图16描述根据本发明构思的示例性实施例的半导体装置的各种示例性实施例或各种修改示例。

图11是示出根据本发明构思的示例性实施例的图3A中的区域‘A’的局部放大平面图，示出第一结构ST1和第二结构ST2的形状的示例。图12A、图12B和图12C中的每个是示出根据本发明构思的示例性实施例的图11中的区域‘B’的局部放大平面图。图13是示出根据本发明构思的示例性实施例的图3A中的区域‘A’的局部放大平面图。图14是根据本发明构思的示例性实施例的沿图13中的线II-II'截取的剖视图。图15是示出根据本发明构思的示例性实施例的图3A中的区域‘A’的局部放大平面图。图16是示出根据本发明构思的示例性实施例的图3A中的区域‘A’的局部放大平面图。

为了便于描述，在描述下面的各种示例性实施例或各种修改示例时，可以省略先前描述的组件的进一步描述，描述可以主要集中于新引入的组件和修改的组件。

首先，将参照图11和图12A描述第一结构ST1和第二结构ST2的形状的示例。图11示出了第一结构ST1和第二结构ST2的形状的示例。

参照图11和图12A，如上所述，第一结构ST1可以包括主分离线MS和次级分离线SS。主分离线MS和次级分离线SS可以在第二方向Y上具有基本相同的宽度。次级分离线SS中的每条可以在第一方向X上具有比主分离线MS中的每条的长度短的长度。

在示例性实施例中，主分离线MS可以在第一方向X上延伸，并且可以包括具有第一宽度Wa1的线性部以及从线性部延伸、位于线性部的两侧上且具有大于第一宽度Wa1的第二宽度Wa2的端部MSe。

在示例性实施例中，次级分离线SS中的每条可以在第一方向X上延伸，并且可以包括具有第一宽度Wa1的线性部以及从线性部延伸、位于线性部的两侧上且具有大于第一宽度Wa1的第二宽度Wa2的端部SSe。

主分离线MS和第一次级分离线SSa可以在堆叠结构GS的向外方向上延伸相同的长度。主分离线MS可以在堆叠结构GS的向外方向上延伸，使得主分离线MS包括位于堆叠结构GS的外侧上的端部MSe。次级分离线SS中的第一次级分离线SSa可以在堆叠结构GS的向外方向上延伸，使得第一次级分离线SSa具有位于堆叠结构GS的外侧上的端部SSe。

第一次级分离线SSa的端部SSe和主分离线MS的端部MSe可以具有基本相同的尺寸。例如，第一次级分离线SSa和主分离线MS中的每条可以包括分离线性部以及从分离线性部延伸的边缘端部SSe和MSe。边缘端部SSe和MSe可以位于堆叠结构GS的外侧(例如，外部)。例如，边缘端部SSe和MSe可以设置为与最接近的堆叠结构GS相邻，并且可以不是最接近的堆叠结构GS的一部分。边缘端部SSe和MSe在第二方向Y上的宽度Wa2可以大于分离线性部在第二方向Y上的宽度Wa1。

在示例性实施例中，第二结构ST2可以位于堆叠结构GS的外侧上，并且可以具有分别与第一次级分离线SSa和主分离线MS对应的条形形状的条形图案ST2a。

第二结构ST2的条形图案ST2a中的每个可以具有外线性部以及从外线性部延伸并位于外线性部的两侧上的第一外侧端部ST2_e1和第二外侧端部ST2_e2。

第二结构ST2的条形图案ST2a的第一外侧端部ST2_e1可以在第二方向Y上具有宽度Wb2，该宽度Wb2大于第二结构ST2的条形图案ST2a的外线性部在第二方向Y上的宽度Wb1。第二结构ST2的条形图案ST2a的第一外侧端部ST2_e1可以具有在第二方向Y上与第二结构ST2的条形图案ST2a的第二外侧端部ST2_e2的宽度不同的宽度。第二结构ST2的条形图案ST2a的第一外侧端部ST2_e1可以具有比第二结构ST2的条形图案ST2a的第二外侧端部ST2_e2的宽度大的宽度。

第二结构ST2的条形图案ST2a的第一外侧端部ST2_e1可以面向第一次级分离线SSa和主分离线MS的位于堆叠结构GS的外侧上的边缘端部SSe和MSe。

在位于堆叠结构GS的外侧上的包括第一次级分离线SSa和主分离线MS的分离线SSa与MS之间在第二方向Y上间隔开的距离D2可以大于彼此面对的第二结构ST2的条形图案ST2a的第一外侧端部ST2_e1与第一次级分离线SSa和主分离线MS的位于堆叠结构GS的外侧上的边缘端部SSe和MSe之间在第一方向X上间隔开的距离D1。即，分离线SSa与MS之间在第二方向Y上间隔开的距离D2可以大于第一结构ST1与第二结构ST2之间在第一方向X上间隔开的距离D1。

在修改的示例中，参照图12B，第二结构ST2的条形图案(例如，图12A中的ST2a)可以被修改为条形图案ST2b，该条形图案ST2b包括在第二Y方向上具有比外线性部在第二方向Y上的宽度Wb1大的宽度Wb3的第二外侧端部ST2_e2'。因此，修改的条形图案ST2b可以包括外线性部以及设置在外线性部的两侧上并且具有比外线性部的宽度大的宽度的第一外侧端部ST2_e1和第二外侧端部ST2_e2'。

在修改的示例中，参照图12C，第二结构ST2的条形图案(例如，图12A中的ST2a)可以被修改为条形图案ST2c，该条形图案ST2c具有比位于堆叠结构GS的外侧上的第一次级分离线SSa的端部SSe和主分离线MS的端部MSe的宽度Wa2大的宽度Wb1'。

在修改的示例中，参照图13和图14，根据示例性实施例的半导体装置还可以包括与第二结构ST2的至少一部分叠置的分隔图案105。分隔图案105可以由诸如以氧化硅、氮化硅等为例的绝缘材料形成。分隔图案105可以设置在基底103上。分隔图案105可以在第二方向Y上具有伸长的条形形状。第二结构ST2的至少一部分可以设置在分隔图案105上。包括主分离线MS和次级分离线SS的第一结构ST1可以与分隔图案105间隔开。在示例性实施例中，第一结构ST1不与分隔图案105叠置。分隔图案105可以设置在堆叠结构GS的外侧(例如，外部)并且设置在基底103中。例如，分隔图案105可以设置为与堆叠结构GS相邻，而不是成为堆叠结构GS的一部分。

在修改的示例中，参照图15，如上所述，在第一方向X上具有伸长的条形形状的条形图案(例如，图12A中的ST2a)可以被修改为在第二方向Y上伸长的条形形状的条形图案ST2d。

在修改的示例中，参照图16，第二结构ST2可以变换为在第二方向Y上延伸的线性形状的线图案ST2e。

接下来，将参照图17、图18A至图18C、图19A至图19C和图20A至图20C来描述形成根据本发明构思的示例性实施例的半导体装置的方法。

图17是示出形成根据本发明构思的示例性实施例的半导体装置的方法的流程图。图18A、图19A和图20A是根据本发明构思的示例性实施例的沿图4中的线I-I'和线II-II'截取的剖视图。图18B、图19B和图20B是根据本发明构思的示例性实施例的沿图4中的线III-III'截取的剖视图。图18C、图19C和图20C是根据本发明构思的示例性实施例的沿图4中的线VI-VI'截取的剖视图。

参照图4、图17、图18A、图18B和图18C，可以形成包括交替地并且重复地堆叠在基底103上的层间绝缘层106和栅极层109的成型结构112(S10)。层间绝缘层106可以由例如氧化硅形成，栅极层109可以由例如氮化硅形成。

可以形成栅极层109的垫区109f(S20)。形成垫区的步骤可以包括使用照相工艺和蚀刻工艺使栅极层109图案化以形成台阶形状的垫区。台阶形状可以形成为各种形状，并且不限于图中示出的形状。

参照图4、图17、图19A、图19B和图19C，可以形成在成型结构112上平坦化的第一绝缘层130。可以形成穿过成型结构112的垂直结构(S30)。垂直结构可以是参照图4至图10描述的存储器垂直结构VSm、虚设垂直结构VSd和外部垂直结构VSe。存储器垂直结构VSm、虚设垂直结构VSd和外部垂直结构VSe可以与参照图10描述的存储器垂直结构VSm相同。例如，形成垂直结构的步骤可以包括形成穿过第一绝缘层130和成型结构112的沟道孔以及将垂直结构VSm、VSd和VSe填充到沟道孔中。

参照图4、图17、图20A、图20B和图20C，可以在第一绝缘层130上形成第二绝缘层150。可以形成第一开口部153和第二开口部154(S40)。第一开口部153和第二开口部154可以通过使第一绝缘层130、第二绝缘层150和成型结构112图案化以暴露基底103来形成。第一开口部153的平面形状可以与如参照图3A至图10所描述的包括主分离线MS和次级分离线SS的第一结构ST1的平面形状相同。第二开口部154的平面形状可以与如参照图3A至图10所描述的第二结构ST2的平面形状相同。

再次参照图3A至图10，可以使用栅电极G_L、G_B1、G_M、G_B2和G_U替换栅极层109(S50)。使用栅电极G_L、G_B1、G_M、G_B2和G_U替换栅极层109的步骤可以包括去除由第一开口部153暴露的栅极层109以形成空的空间以及在空的空间中形成栅电极G_L、G_B1、G_M、G_B2和G_U。例如，在去除由第一开口部153暴露的栅极层109以形成空隙空间后，可以在空的空间中在栅电极G_L、G_B1、G_M、G_B2和G_U上沉积诸如以钨为例的金属材料，可以去除残留在第一开口部153中的金属材料。

接下来，可以形成填充第一开口部153和第二开口部154的上述第一结构ST1和第二结构ST2(S60)。可以在第二绝缘层150上形成第三绝缘层170。

可以形成穿过第二绝缘层150和第三绝缘层170并且电连接到存储器垂直结构VSm的位线塞175。可以形成接触塞180(S70)。接触塞180可以穿过第一绝缘层至第三绝缘层130、150和170，并且电连接到栅电极G_L、G_B1、G_M、G_B2和G_U。可以形成与栅电极G_L、G_B1、G_M、G_B2和G_U间隔开的以及与接触塞180间隔开的外接触塞182。

如上所述，在去除由第一开口部153暴露的栅极层109以形成空的空间之后，可以沉积诸如以钨等为例的金属材料以形成栅电极G_B1、G_M、G_B2和G_U，可以去除残留在第一开口部153中的金属材料。

在示例性实施例中，位于成型结构112的外侧上的第一开口部153的端部的平面形状不会被第二开口部154过度变窄。例如，在通过蚀刻工艺来蚀刻成型结构112以形成第一开口部153和第二开口部154的工艺期间，可以将蚀刻气体连续地供应到第二开口部154以形成第二开口部154。因此，可以将蚀刻气体适当地供应到位于成型结构112的外侧上的第一开口部153的端部。

例如，第二开口部154位于第一开口部153和第二开口部154中的最外面的一个处。因此，尽管通过蚀刻加载效应减少了将供应到第二开口部154中的蚀刻气体的量，但是随着蚀刻工艺的进行，供应到位于相对内侧上的第一开口部153中的蚀刻气体的量可以不减少。因此，可以形成可以直接或间接地影响半导体装置的电特性而没有缺陷的第一开口部153。因此，由于第二开口部154允许第一开口部153获得足够的平面区域，所以可以去除残留在第一开口部153中的诸如以钨为例的金属材料而没有缺陷。因此，可以改善包括形成在第一开口部153和第二开口部154中的第一结构ST1和第二结构ST2的半导体装置的生产率，并且可以改善半导体装置的可靠性。此外，即使当成型结构112的栅极层109的数量增加时，也可以形成没有缺陷的半导体装置。因此，根据本发明构思的示例性实施例，可以增加栅电极的数量，并且可以改善半导体装置的集成度。

根据本发明构思的示例性实施例，提供一种半导体装置，该半导体装置改善了良率和生产率，并且进一步改善了集成度和可靠性。

在本发明构思的示例性实施例中，提供一种三维(3D)存储器阵列。3D存储器阵列在存储器单元阵列的一个或更多个物理级中单片地形成，所述存储器单元阵列具有设置在硅基底上方的有源区和与这些存储器单元的操作相关联的电路，无论这种相关联的电路是在此基底上还是在此基底内。术语“单片”表示阵列的每个级的层直接沉积在阵列的每个下级的层上。

在本发明构思的示例性实施例中，3D存储器阵列包括垂直取向的垂直NAND串，使得至少一个存储器单元位于另一存储器单元上。至少一个存储器单元可以包括电荷捕获层。

通过引用包含于此的以下专利公开描述了用于三维存储器阵列的合适构造，其中，三维存储器阵列被构造为多个级，并且字线和/或位线在多个级之间共享：美国专利公开7,679,133；8,553,466；8,654,587；8,559,235；和美国专利公开2011/0233648。

尽管已经参照本发明构思的示例性实施例具体地示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。