阅读说明：本技术 静电放电保护半导体器件 (Static discharge protective semiconductor device ) 是由 黄正植 于 2019-01-29 设计创作，主要内容包括：提供了一种静电放电保护半导体器件,所述静电放电保护半导体器件包括：P型基底；N型阱,在P型基底中邻近于第一浅沟槽隔离件(STI)；第一N型掺杂区,在N型阱中邻近于第一STI；第二N型掺杂区,位于N型阱与P型基底之间的边界处；第一P型掺杂区,在N型阱中位于第一N型掺杂区与第二N型掺杂区之间；第二P型掺杂区,在P型基底中邻近于与第一STI分隔开的第二STI；第三N型掺杂区,位于第二N型掺杂区与第二P型掺杂区之间；以及栅电极,位于第二N型掺杂区与第三N型掺杂区之间的P型基底上。(A kind of static discharge protective semiconductor device is provided, the static discharge protective semiconductor device includes: P-type substrate；N-type trap, adjacent to the first shallow trench isolation part (STI) in P-type substrate；First N-doped zone, adjacent to the first STI in N-type trap；Second N-doped zone, the boundary between N-type trap and P-type substrate；First P-doped zone, in N-type trap between the first N-doped zone and the second N-doped zone；Second P-doped zone, adjacent to the 2nd STI separated with the first STI in P-type substrate；Third N-doped zone, between the second N-doped zone and the second P-doped zone；And gate electrode, on the P-type substrate between the second N-doped zone and third N-doped zone.)

静电放电保护半导体器件

于2018年5月23日在韩国知识产权局提交的第10-2018-0058143号且名称为“ESD保护半导体器件(ESD Protection Semiconductor Device)”的韩国专利申请通过引用全部包含于此。

技术领域

实施例涉及静电放电(ESD)保护半导体器件。

背景技术

静电放电(ESD)会损坏集成电路(IC)装置。例如，在制造工艺中的IC装置的测试期间、在组装IC装置期间或者甚至在使用装配有IC装置的装置期间，IC装置会由于积聚的静电电荷而损坏。

发明内容

实施例涉及一种半导体器件，所述半导体器件包括：P型基底；N型阱，在P型基底中邻近于第一浅沟槽隔离件(STI)；第一N型掺杂区，在N型阱中邻近于第一STI；第二N型掺杂区，位于N型阱与P型基底之间的边界处；第一P型掺杂区，在N型阱中位于第一N型掺杂区与第二N型掺杂区之间；第二P型掺杂区，在P型基底中邻近于与第一STI分隔开的第二STI；第三N型掺杂区，位于第二N型掺杂区与第二P型掺杂区之间；以及栅电极，位于第二N型掺杂区与第三N型掺杂区之间的P型基底上。

实施例还涉及一种半导体器件，所述半导体器件包括：第一双极结型晶体管；第二双极结型晶体管，具有与第一双极结型晶体管的集电极连接的基极和与第一双极结型晶体管的基极连接的集电极；以及金属氧化物半导体(MOS)晶体管，具有与第一双极结型晶体管的基极连接的栅极和漏极以及与第二双极结型晶体管的发射极连接的源极。

实施例还涉及一种半导体器件，所述半导体器件包括：第一ESD保护电路，具有与用于数据输入/输出的I/O端子连接的阳极和与第二电压端子连接的阴极；第二ESD保护电路，具有与第一电压端子连接的阳极和与第二电压端子连接的阴极；以及被保护免受ESD的电路，位于第一ESD保护电路与第二ESD保护电路之间。第一ESD保护电路可以包括第一MOS晶体管，所述第一MOS晶体管具有与I/O端子连接的栅极和漏极以及与第二电压端子连接的源极，第二ESD保护电路可以包括第二MOS晶体管，所述第二MOS晶体管具有与第一电压端子连接的栅极和漏极以及与第二电压端子连接的源极。

附图说明

通过参照附图详细描述示例实施例，特征对于本领域技术人员而言将变得明显，在附图中：

图1示出了根据示例实施例的半导体器件的电路图；

图2示出了根据示例实施例的半导体器件的剖视图；

图3示出了根据示例实施例的半导体器件的布局图；

图4和图5示出了用于解释图1的半导体器件的操作的电路图；

图6示出了用于解释根据示例实施例的半导体器件的图；

图7示出了根据示例实施例的半导体器件的电路图；以及

图8和图9示出了用于解释图7的半导体器件的操作的电路图。

具体实施方式

图1示出了根据示例实施例的半导体器件1的电路图。

参照图1，根据示例实施例的半导体器件1可以包括基于可控硅整流器(SCR，也可简称为可控硅)的电路。例如，半导体器件1可以包括第一双极结型晶体管BJT1、第二双极结型晶体管BJT2和金属氧化物半导体(MOS)晶体管NM1。第一双极结型晶体管BJT1可以是例如pnp型双极结型晶体管，第二双极结型晶体管BJT2可以是例如npn型双极结型晶体管。

第一双极结型晶体管BJT1包括集电极、基极和发射极。第一双极结型晶体管BJT1的发射极可以连接到半导体器件1的阳极A。半导体器件1的阳极A可以连接到例如提供有电源电压的第一电压端子VDDQ(见图7)，或者可以连接到例如用于数据输入/输出的输入/输出(I/O)端子DQ(见图7)。当阳极A连接到I/O端子DQ时，半导体器件1可以设置在I/O端子DQ与被保护免受静电放电(ESD)的电路30(见图7)之间，阳极A还可以连接到被保护免受ESD的电路30。这一实施方式在图7中示出。

第一双极结型晶体管BJT1的基极可以通过电阻器Rnw连接到阳极A。第一双极结型晶体管BJT1的集电极可以通过电阻器Rpw连接到阴极C。半导体器件1的阴极C可以连接到设置有接地电压的第二电压端子VSSQ(见图7)。这一实施方式在图7中示出。

第二双极结型晶体管BJT2包括集电极、基极和发射极。第二双极结型晶体管BJT2的发射极可以连接到半导体器件1的阴极C。第二双极结型晶体管BJT2的发射极可以连接到MOS晶体管NM1的源极。

第二双极结型晶体管BJT2的基极可以通过电阻器Rpw连接到阴极C。第二双极结型晶体管BJT2的集电极可以通过电阻器Rnw连接到阳极A。

在本示例实施例中，电阻器Rpw可以与存在于如图2中示出的P型基底100中的寄生电阻对应。电阻器Rnw可以与存在于如图2中示出的N型阱110中的寄生电阻对应。

第一双极结型晶体管BJT1的基极可以连接到第二双极结型晶体管BJT2的集电极，第二双极结型晶体管BJT2的基极可以连接到第一双极结型晶体管BJT1的集电极。

例如，当ESD施加到阳极A时，反向电压施加到pnp型第一双极结型晶体管BJT1的基极和集电极。因此，第一双极结型晶体管BJT1不导通。然而，当反向电压超过预定电压(例如，pnp型双极结型晶体管的击穿电压)时，第一双极结型晶体管BJT1导通，并且电流开始流动。因此，第一双极结型晶体管BJT1的集电极电流增加。

第一双极结型晶体管BJT1的集电极电流的增加导致npn型第二双极结型晶体管BJT2的基极电流的增加。因此，第二双极结型晶体管BJT2可以更早地导通。

当第二双极结型晶体管BJT2导通并且电流流动时，导通的第二双极结型晶体管BJT2有助于第一双极结型晶体管BJT1的基极电流的增加。最终，第一双极结型晶体管BJT1和第二双极结型晶体管BJT2导通以彼此影响，从而快速增加从阳极A流向阴极C的电流。结果，可以快速地保护被保护免受ESD的电路30免于ESD的影响。

然而，如果用于导通第一双极结型晶体管BJT1的触发电压(即，击穿电压)足够高以至于超过能够施加到构成被保护免受ESD的电路30的其它电路元件的电压范围，那么电路元件会在第一双极结型晶体管BJT1导通前被损坏。

MOS晶体管NM1包括栅极、源极和漏极。MOS晶体管NM1的栅极和漏极可以均连接到第一双极结型晶体管BJT1的基极和第二双极结型晶体管BJT2的集电极。MOS晶体管NM1的源极可以连接到第二双极结型晶体管BJT2的发射极。

MOS晶体管NM1有助于增加第一双极结型晶体管BJT1的基极电流，从而降低第一双极结型晶体管BJT1的触发电压。也就是说，流过MOS晶体管NM1的电流放大了第一双极结型晶体管BJT1的基极电流，使得第一双极结型晶体管BJT1更早地导通。因此，第二双极结型晶体管BJT2也可以更早地导通。

本示例实施例的半导体器件1还包括多晶硅结界二极管(poly-bound diode，又称为栅控二极管或门控二极管)D1。多晶硅结界二极管D1可以位于第一双极结型晶体管BJT1的发射极与基极之间。如图2中所示，多晶硅结界二极管D1是由第一P型掺杂区133和第二N型掺杂区135形成的二极管，其中未形成浅沟槽隔离件(STI)。多晶硅结界二极管D1也可以有助于增加第一双极结型晶体管BJT1的基极电流，从而降低第一双极结型晶体管BJT1的触发电压。

图2示出了根据示例实施例的半导体器件1的剖视图。

参照图2，根据本示例实施例的半导体器件1包括P型基底100、N型阱110、第一N型掺杂区131、第一P型掺杂区133、第二N型掺杂区135、第三N型掺杂区137和第二P型掺杂区139。

如图2中所示，N型阱110、第一STI 120a和与第一STI 120a间隔开的第二STI 120b可以形成在P型基底100中。N型阱110可以在P型基底100中形成为与第一STI 120a相邻。

第一N型掺杂区131可以在N型阱110中形成为与第一STI 120a相邻。第二N型掺杂区135可以形成在N型阱110与P型基底100之间的边界处。第一P型掺杂区133可以在N型阱110中形成在第一N型掺杂区131与第二N型掺杂区135之间。

第二P型掺杂区139可以在P型基底100中形成为与第二STI 120b相邻。第三N型掺杂区137可以形成在第二N型掺杂区135与第二P型掺杂区139之间。

在本示例实施例中，第一P型掺杂区133、N型阱110、P型基底100可以分别形成图1的第一双极结型晶体管BJT1的发射极、基极和集电极。N型阱110、P型基底100和第三N型掺杂区137可以分别形成图1的第二双极结型晶体管BJT2的集电极、基极和发射极。

第一双极结型晶体管BJT1的基极可以连接到第二双极结型晶体管BJT2的集电极，第二双极结型晶体管BJT2的基极可以连接到第一双极结型晶体管BJT1的集电极。因此，如结合图1所述，第一双极结型晶体管BJT1和第二双极结型晶体管BJT2可以导通以彼此影响，从而快速地增加从阳极A流向阴极C的电流。因此，可以快速地保护被保护免受ESD的电路30免于ESD的影响。

在本示例实施例中，栅极绝缘层145a和栅电极145b设置在位于第二N型掺杂区135与第三N型掺杂区137之间的P型基底100上。栅电极145b可以包括例如多晶硅或金属。第二N型掺杂区135、第三N型掺杂区137以及栅极绝缘层145a和栅电极145b的栅极结构可以形成图1的MOS晶体管NM1。在本示例实施例中，MOS晶体管NM1的栅极和漏极可以彼此连接，栅电极145b可以连接到第二N型掺杂区135。

如结合图1所述，MOS晶体管NM1有助于增加第一双极结型晶体管BJT1的基极电流，从而降低第一双极结型晶体管BJT1的触发电压。

在本示例实施例中，STI不形成在第一P型掺杂区133与第二N型掺杂区135之间。因此，第一P型掺杂区133与第二N型掺杂区135可以形成图1的多晶硅结界二极管D1。

多晶硅结界二极管D1也可以有助于增加第一双极结型晶体管BJT1的基极电流，从而降低第一双极结型晶体管BJT1的触发电压。

此外，在本示例实施例中，STI不形成在第一N型掺杂区131与第一P型掺杂区133之间以及第三N型掺杂区137与第二P型掺杂区139之间。如果STI形成在掺杂区之间，那么掺杂区之间的电流流动受到限制。因此，不形成STI以促进电流流动，并且进一步降低导通电阻Ron。

可以形成第一虚设栅电极141b、第二虚设栅电极143b和第三虚设栅电极147b，而不是形成STI。此外，第一虚设栅极绝缘层141a、第二虚设栅极绝缘层143a和第三虚设栅极绝缘层147a可以分别形成在第一虚设栅电极141b、第二虚设栅电极143b和第三虚设栅电极147b下面。

第一虚设栅电极141b可以在第一N型掺杂区131与第一P型掺杂区133之间形成在N型阱110上。第二虚设栅电极143b可以在第一P型掺杂区133和第二N型掺杂区135之间形成在N型阱110上，第三虚设栅电极147b可以在第三N型掺杂区137与第二P型掺杂区139之间形成在P型基底100上。

在本示例实施例中，第一N型掺杂区131、第一P型掺杂区133、第一虚设栅电极141b和第二虚设栅电极143b可以连接到半导体器件1的阳极A。第三N型掺杂区137、第二P型掺杂区139和第三虚设栅电极147b可以连接到半导体器件1的阴极C。

图3示出了根据示例实施例的半导体器件1的布局图。

参照图3，在根据本示例实施例的半导体器件1的布局中，第一虚设栅电极141b设置在第一N型掺杂区131与第一P型掺杂区133之间。第二虚设栅电极143b设置在第一P型掺杂区133和第二N型掺杂区135之间，第三虚设栅电极147b设置在第三N型掺杂区137与第二P型掺杂区139之间。通过在掺杂区之间设置虚设栅电极141b、143b和147b，可以防止在半导体器件1的布局中未被限定的区域中自动放置STI。也就是说，可以在布局阶段放置虚设栅电极141b、143b和147b以防止在掺杂区之间形成STI。

栅电极145b设置在第二N型掺杂区135与第三N型掺杂区137之间，以形成图1的MOS晶体管NM1。

图4和图5示出了用于解释根据图1的示例实施例的半导体器件1的操作的电路图，图6示出了用于解释根据示例实施例的半导体器件1的图以及通过半导体器件1的操作带来的有益效果。

参照图4，虚线箭头表示当正ESD施加到根据图1的示例实施例的半导体器件1的阳极A时电流的流动。

当正ESD施加到阳极A时，电流通过第一双极结型晶体管BJT1和第二双极结型晶体管BJT2朝向阴极C流动。

当施加到pnp型的第一双极结型晶体管BJT1的基极和集电极的反向电压超过预定电压(例如，pnp型双极结型晶体管的击穿电压)时，第一双极结型晶体管BJT1导通，并且电流开始流动。因此，第一双极结型晶体管BJT1的集电极电流增加。

第一双极结型晶体管BJT1的集电极电流的增加导致npn型第二双极结型晶体管BJT2的基极电流的增加。因此，第二双极结型晶体管BJT2可以更早地导通。

当第二双极结型晶体管BJT2导通并且电流流动时，导通的第二双极结型晶体管BJT2有助于第一双极结型晶体管BJT1的基极电流的增加。此外，MOS晶体管NM1和多晶硅结界二极管D1也有助于第一双极结型晶体管BJT1的基极电流的增加。因此，改善了电流驱动能力，并且可以快速地保护被保护免受ESD的电路30免于ESD的影响。

参照图5，虚线箭头表示当负ESD施加到根据图1的示例实施例的半导体器件1的阴极C时电流的流动。

当负ESD施加到阴极C时，电流通过由如图2中示出的P型基底100和N型阱110形成的寄生二极管D3(见图7)朝向阳极A流动。

此时，第一双极结型晶体管BJT1和第二双极结型晶体管BJT2不导通。

参照图6，根据示例实施例的半导体器件1可以帮助降低第一双极结型晶体管BJT1的触发电压并且降低导通电阻Ron。在图6中，可以在芯片的设计工艺中设置操作电压V_dd和击穿电压V_breakdown。操作电压V_dd可以是用于驱动芯片的阈值电压，击穿电压V_breakdown可以是击穿被保护免受ESD的电路30的阈值电压。另外，V_ddmax和V_safe可以是为了分别具有操作电压V_dd和击穿电压V_breakdown的余量而任意设置的电压。

首先参照图6中由BV表示的部分，当用于使第一双极结型晶体管BJT1导通的触发电压(即，击穿电压)足够高以至于超过能够施加到例如构成被保护免受ESD的电路30的其它电路元件的电压范围时，电路元件会在第一双极结型晶体管BJT1导通前被损坏。

然而，本示例实施例的半导体器件1被构造为使得通过利用MOS晶体管NM1和多晶硅结界二极管D1更早地导通第一双极结型晶体管BJT1，MOS晶体管NM1和多晶硅结界二极管D1可以有助于增加第一双极结型晶体管BJT1的基极电流，从而降低第一双极结型晶体管BJT1的触发电压。此外，也更早地导通第二双极结型晶体管BJT2，以改善电流驱动能力。

接下来，参照图6中由R1和R2表示的部分，双极结型晶体管的导通电阻Ron可以在用于制造基于SCR的电路的工艺条件适于用于制造互补金属氧化物半导体(CMOS)的工艺条件的环境下更大。也就是说，R1表示用于制造基于SCR的电路的工艺条件符合用于制造双极结型晶体管的工艺条件的情况，R2表示用于制造基于SCR的电路的工艺条件符合用于制造CMOS的工艺条件的情况。

在本示例实施例的半导体器件1中，由于在掺杂区之间形成的STI限制了掺杂区之间的电流流动，因此可以不在掺杂区之间形成STI以促进电流流动，并且进一步降低导通电阻Ron。

图7示出了根据示例实施例的半导体器件2的电路图。

参照图7，根据示例实施例的半导体器件2包括第一ESD保护电路10、第二ESD保护电路20和被保护免受ESD的电路30。

在本示例实施例中，第一ESD保护电路10具有与用于数据输入/输出的I/O端子DQ连接的阳极和与第二电压端子VSSQ连接的阴极。

第一ESD保护电路10包括第一双极结型晶体管BJT1并且包括第二双极结型晶体管BJT2，所述第二双极结型晶体管BJT2具有与第一双极结型晶体管BJT1的集电极连接的基极和与第一双极结型晶体管BJT1的基极连接的集电极。第一双极结型晶体管BJT1的发射极连接到I/O端子DQ，第二双极结型晶体管BJT2的发射极连接到第二电压端子VSSQ。

第一ESD保护电路10还包括第一MOS晶体管NM1，所述第一MOS晶体管NM1具有与I/O端子DQ连接的栅极和漏极以及与第二电压端子VSSQ连接的源极。

第一ESD保护电路10还包括形成在第一双极结型晶体管BJT1的发射极与基极之间的第一多晶硅结界二极管D1。

第二ESD保护电路20具有与第一电压端子VDDQ连接的阳极和与第二电压端子VSSQ连接的阴极。

第二ESD保护电路20包括第三双极结型晶体管BJT3并且包括第四双极结型晶体管BJT4，所述第四双极结型晶体管BJT4具有与第三双极结型晶体管BJT3的集电极连接的基极和与第三双极结型晶体管BJT3的基极连接的集电极。第三双极结型晶体管BJT3的发射极连接到第一电压端子VDDQ，第四双极结型晶体管BJT4的发射极连接到第二电压端子VSSQ。

第二ESD保护电路20还包括第二MOS晶体管NM2，所述第二MOS晶体管NM2具有与第一电压端子VDDQ连接的栅极和漏极以及与第二电压端子VSSQ连接的源极。

第二ESD保护电路20还包括形成在第三双极结型晶体管BJT3的发射极与基极之间的第二多晶硅结界二极管D2。

被保护免受ESD的电路30设置在第一ESD保护电路10与第二ESD保护电路20之间。

图8和图9示出了用于解释根据图7的示例实施例的半导体器件2的操作的电路图。

参照图8，虚线箭头表示当正ESD施加到根据图7的示例实施例的半导体器件2的阳极A时电流的流动。

在第一ESD保护电路10中，当正ESD施加到I/O端子DQ时，电流通过第一双极结型晶体管BJT1和第二双极结型晶体管BJT2流到第二电压端子VSSQ。

当施加到pnp型的第一双极结型晶体管BJT1的基极和集电极的反向电压超过预定电压(例如，pnp型双极结型晶体管的击穿电压)时，第一双极结型晶体管BJT1导通，并且电流开始流动。因此，第一双极结型晶体管BJT1的集电极电流增加。

第一双极结型晶体管BJT1的集电极电流的增加导致npn型第二双极结型晶体管BJT2的基极电流的增加。因此，第二双极结型晶体管BJT2可以更早地导通。

当第二双极结型晶体管BJT2导通并且电流流动时，导通的第二双极结型晶体管BJT2有助于第一双极结型晶体管BJT1的基极电流的增加。此外，第一MOS晶体管NM1和第一多晶硅结界二极管D1也有助于第一双极结型晶体管BJT1的基极电流的增加。因此，改善了电流驱动能力，并且可以快速地保护被保护免受ESD的电路30免于ESD的影响。

在第二ESD保护电路20中，当正ESD施加到第一电压端子VDDQ时，电流通过第三双极结型晶体管BJT3和第四双极结型晶体管BJT4流到第二电压端子VSSQ。

当施加到pnp型的第三双极结型晶体管BJT3的基极和集电极的反向电压超过预定电压(例如，pnp型双极结型晶体管的击穿电压)时，第三双极结型晶体管BJT3导通，并且电流开始流动。因此，第三双极结型晶体管BJT3的集电极电流增加。

第三双极结型晶体管BJT3的集电极电流的增加导致npn型第四双极结型晶体管BJT4的基极电流的增加。因此，第四双极结型晶体管BJT4可以更早地导通。

当第四双极结型晶体管BJT4导通并且电流流动时，导通的第四双极结型晶体管BJT4有助于第三双极结型晶体管BJT3的基极电流的增加。此外，第二MOS晶体管NM2和第二多晶硅结界二极管D2也有助于第三双极结型晶体管BJT3的基极电流的增加。因此，改善了电流驱动能力，并且可以快速地保护被保护免受ESD的电路30免于ESD的影响。

在图9中，虚线箭头表示当负ESD施加到根据图7的示例实施例的半导体器件2的阴极C时电流的流动。

参照图9，在第一ESD保护电路10中，当负ESD施加到第二电压端子VSSQ时，电流通过由如图2中示出的P型基底100和N型阱110形成的寄生二极管D3朝向I/O端子DQ流动。此时，第一双极结型晶体管BJT1和第二双极结型晶体管BJT2不导通。

在第二ESD保护电路20中，当负ESD施加到第二电压端子VSSQ时，电流通过由如图2中示出的P型基底100和N型阱110形成的寄生二极管D4朝向第一电压端子VDDQ流动。此时，第三双极结型晶体管BJT3和第四双极结型晶体管BJT4不导通。

通过总结和回顾，为了保护IC装置免受ESD的影响，可以利用使用可控硅整流器(SCR)的技术。然而，在这种情况下，高触发电压和导通电阻(Ron)会造成限制。此外，ESD保护方案应该适于日益地以更高的速度运行并改善电流驱动能力的IC装置。

如上所示，通过利用MOS晶体管NM1和多晶硅结界二极管D1可以更早地导通第一双极结型晶体管BJT1，以有助于增加第一双极结型晶体管BJT1的基极电流，从而降低第一双极结型晶体管BJT1的触发电压。此外，也可以更早地导通第二双极结型晶体管BJT2，以改善电流驱动能力。

另外，形成在掺杂区之间的STI会限制掺杂区之间的电流流动。因此，可以不在掺杂区之间形成STI，从而促进电流流动，并且进一步降低导通电阻Ron。

实施例可以提供静电放电(ESD)半导体器件，其可以降低高触发电压和导通电阻，并且在使用可控硅整流器(SCR)的ESD保护技术中提供优异的电流驱动能力。

在这里已经公开了示例实施例，虽然采用了特定的术语，但是使用它们并将仅以一般的和描述性的含义来对它们进行解释，而不是为了限制的目的。在一些情形下，如本领域的普通技术人员将清楚的是，自提交本申请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求书中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。