具体实施方式

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。

图1至图9所绘示为根据本发明一实施例的半导体结构于制作工艺的不同步骤的剖面示意图。图10所绘示为根据本发明一实施例的半导体结构的制作方法的步骤流程图。为了便于理解，下文针对图10示出的制作方法进行说明将同时参考图1至图7示出的半导体结构。

请参考图10，根据本发明一实施例的半导体结构的制作方法200首先进行步骤202，提供一基底，该基底包括一存储器区及一逻辑元件区。接着进行步骤204，形成一存储单元于该基底的该存储器区上。然后进行步骤206，形成一第一半导体层于该存储器区及该逻辑元件区上并且覆盖该存储单元。

如图1所示，基底10可以是由半导体材料构成的基底，例如硅基底、含硅基底、硅覆绝缘(silicon-on-insulator,SOI)基底，但不限于此。基底10包括存储器区10A以及逻辑元件区10B。基底10中可设有多个隔离结构12(例如浅沟隔离结构)，从而将基底10的存储器区10A以及逻辑元件区10B区分成多个主动区14。主动区14分别是用来制作半导体元件(例如晶体管或存储器)的区域。隔离结构12可包括绝缘材料，例如氧化硅或氮化硅。基底10的各主动区14表面可被一介电层16(例如氧化硅或其他介电材料)覆盖。虽然图中并未绘示，应理解在一些实施例中，不同主动区14上的介电层16可具有不同厚度。如图1所示，基底10内可包括多个阱区16，该些阱区16可根据元件需求而分别具有合适浓度的掺杂，并且可分别具有N型或P型的导电型。

可利用例如但不限于薄膜沉积、光刻、蚀刻等半导体制作工艺于基底10的存储器区10A上形成存储单元20。应理解，存储器区10A上可设有多个存储单元20，为了简化图示图中仅绘示其中一个存储单元20。根据本发明一实施例，存储单元20例如是一闪存存储器(flash memory)存储单元，可包括一浮置栅极22设置在基底10上，一控制栅极26设置在浮置栅极22上，一硬掩模层28设置在控制栅极22上，以及一介电层24设置在浮置栅极22以及控制栅极26之间。

存储单元20还可包括一对间隙壁29，设置在浮置栅极22、控制栅极26、硬掩模层28以及介电层24的侧壁上。在本实施例的存储单元20的浮置栅极22的宽度可大于介电层24的宽度，因此部分浮置栅极22的顶面可自介电层24底部显露出来并且被间隙壁29覆盖。

根据本发明一实施例，浮置栅极22c和控制栅极26可包括半导体材料，例如多晶硅。硬掩模层28可包括介电材料，例如氮化硅。可根据存储单元20的设计选择介电层24包括单层或复层结构。在本实施例中，介电层24包括复层结构，是由氧化物层24a和氧化物层24c以及夹设在两者之间的氮化物层24b构成，因此介电层24也可被称为一氧化物-氮化物-氧化物(ONO)介电层。氧化物层24a和氧化物层24c例如是氧化硅层，氮化物层24b例如是氮化硅层，但不限于此。间隙壁29可包括介电材料，例如但不限于氧化硅或氮化硅，并且可包括复层结构。

第一半导体层30例如是通过沉积制作工艺形成在基底10上的一多晶硅层。由于存储器区10A设有存储单元20，使得存储器区10A的第一半导体层30的表面(例如覆盖在存储单元20上的第一半导体层30的表面)与覆盖在逻辑元件区10B上的第一半导体层30的表面之间会具有一阶梯差H1。

请参考图10。制作方法200接着进行步骤208，形成一遮盖层于该逻辑元件区上的该第一半导体层上。

如图2所示，形成第一半导体层30之后，接着形成遮盖层32覆盖在逻辑元件区10B的第一半导体层30上，并且显露出存储器区10A的第一半导体层30。形成遮盖层32的方法例如可先于基底10上沉积一遮盖层材料全面性地覆盖存储器区10A和逻辑元件区10B，然后对遮盖层材料进行图案化制作工艺(例如光刻暨蚀刻制作工艺)以移除存储器区10A上的遮盖层材料，获得如图2所示遮盖层32。遮盖层32包括不同于第一半导体层30的材料，与第一半导体层30之间须具有蚀刻选择比。根据本发明一实施例，遮盖层32包括氧化硅。

请参考图10。制作方法200接着进行步骤210，形成一第二半导体层于该存储器区及该逻辑元件区上并且覆盖该遮盖层。

如图3所示，第二半导体层34全面性地覆盖在基底10的存储器区10A和逻辑元件区10B的第一半导体层30以及逻辑元件区10B的遮盖层32上。第二半导体层34较佳包括与第一半导体层30相同的材料，例如是通过沉积制作工艺形成的一多晶硅层。覆盖在存储器区10A的第一半导体层30上的第二半导体层34与覆盖在逻辑元件区10B的遮盖层32上的第二半导体层34之间会具有一阶梯差H2。由于逻辑元件区10B设有遮盖层32，使得阶梯差H2会小于阶梯差H1。

请参考图10。制作方法200接着进行步骤212，进行一平坦化制作工艺以移除部分该第二半导体层至显露出该遮盖层及该存储单元。

如图4所示，形成第二半导体层34之后，接着第二半导体层34进行平坦化制作工艺P1，以移除部分第二半导体层34及部分第一半导体层30至显露出遮盖层32的表面以及存储单元20的顶面(例如是硬掩模层28的顶面)。根据本发明一实施例，平坦化制作工艺P1例如是以遮盖层32作为研磨停止层的化学机械研磨(CMP)制作工艺。平坦化制作工艺P1后，如图4所示，剩余的第二半导体层34会位于存储单元20两侧的第一半导体层30的外侧，覆盖住部分第一半导体层30。换言之，邻近存储单元20两侧的第一半导体层30会自第二半导体层34表面显露出来，并且与第二半导体层34之间具有一交界处E。平坦化制作工艺P1后，存储器区10A的第一半导体层30显露出来的表面、第二半导体层34的表面会与存储单元20的顶面大致上齐平，并且与逻辑元件区10B剩余的遮盖层32的表面具有一阶梯差H3。阶梯差H3小于阶梯差H2，也小于阶梯差H1。

请参考图10。制作方法200接着进行步骤214，以该遮盖层为掩模，对该存储器区上的该第二半导体层及该第一半导体层进行一回蚀刻制作工艺。

如图5所示，平坦化制作工艺P1之后，接着以遮盖层32为蚀刻掩模蚀，对存储器区10A的第二半导体层34及第一半导体层30进行回蚀刻制作工艺P2，例如一各向异性干蚀刻制作工艺。根据本发明一些实施例，回蚀刻制作工艺P2完全移除第二半导体层34以及部分第一半导体层30，直到邻近存储单元20两侧的第一半导体层30的表面齐平于或者低于逻辑元件区10B的第一半导体层30的表面。根据本发明一实施例，邻近存储单元20两侧的第一半导体层30的表面在回蚀刻制作工艺P2之后会低于逻辑元件区10B的第一半导体层30的表面，并且具有一阶梯差H4。

请参考图10。制作方法200接着进行步骤216，移除该遮盖层。如图6所示，回蚀刻制作工艺P2之后，接着可利用对第一半导体层30、间隙壁29、硬掩模层28具有蚀刻选择性的干蚀刻或湿蚀刻制作工艺来移除遮盖层32，显露出逻辑元件区10B的第一半导体层30。

请参考图10。制作方法200接着进行步骤218，对该存储器区及该逻辑元件区上的该第一半导体层进行一注入制作工艺。

如图7所示，移除遮盖层32之后，接着可选择性形成一图案化光致抗蚀剂层36覆盖部分第一半导体层30，然后以图案化光致抗蚀剂层36为注入掩模进行一注入制作工艺P3，以将掺杂剂(例如碳或其他合适的掺杂剂)注入至未被图案化光致抗蚀剂层36覆盖的第一半导体层30中，以调整该部分的第一半导体层30的性质，例如调整导电性，或者调整包括由该部分的第一半导体层30制作的栅极结构的半导体元件的临界电压。

后续，如图8和图9所示，移除图案化光致抗蚀剂层36后，可对第一半导体层30进行一图案化制作工艺(例如光刻暨蚀刻制作工艺)，以将存储器区10A的第一半导体层30图案化成字符线30B，以及将逻辑元件区10B的第一半导体层30图案化多个栅极结构30A。图案化第一半导体层30的方法例如可形成图案化光致抗蚀剂层38覆盖部分第一半导体层30，接着蚀刻移除自图案化光致抗蚀剂层显露出来的第一半导体层30，将图案化光致抗蚀剂层38的图案转移至第一半导体层30中，然后移除图案化光致抗蚀剂层38。字符线30B位于存储单元20一侧，与浮置栅极22之间被间隙壁29区隔开而不直接接触，用于控制存储单元20的数据写入。根据本发明一实施例，也可通过图案化第一半导体层30而在存储单元20相对于字符线30B的另一侧形成抹除栅极30C，用于控制存储单元20的数据抹除。栅极结构30A分别位于对应的主动区14上，在一些实施例中，栅极结构30A可为逻辑电路元件例如晶体管的通道控制栅极。

综合以上，本发明特征之一在于，利用遮盖层32为研磨停止层搭配第二半导体层34为研磨牺牲层进行平坦化制作工艺P1获得初步的平坦化结果，将存储器区10A和逻辑元件区10B之间的阶梯差H1(参考图1)降低至阶梯差H3(参考图4)，后续再利用遮盖层32为蚀刻遮盖对存储器区10A的半导体层(包括第一半导体层30和第二半导体层34)进行回蚀刻制作工艺P2，进一步调整存储器区10A和逻辑元件区10B之间的阶梯差，例如将阶梯差H3进一步调整至阶梯差H4(参考图5)。

本发明另一特征之一在于，预计要注入至第一半导体层30的掺杂剂(例如碳)是在回蚀刻制作工艺P2以及移除遮盖层之后才被注入至第一半导体层30中。因此，回蚀刻制作工艺P2时被蚀刻的第一半导体层30和第二半导体层34的材质组成较接近，可减少回蚀刻制作工艺P2后产生蚀刻残余物(特别容易在交界处E产生)的问题。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。