具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1为本发明一实施例提供的半导体器件的制造方法的流程图。参阅图1，本实施例所述的半导体器件的制造方法包括：

步骤S01：提供衬底，所述衬底上依次形成有浮栅材料层和控制栅材料层，所述浮栅材料层和所述控制栅材料层上形成有暴露所述衬底的开口，所述开口两侧的所述控制栅材料层上形成有第一侧墙；

步骤S02：在所述第一侧墙的侧壁上形成氧化层；

步骤S03：确定待形成的控制栅的宽度为一设定值，根据所述第一侧墙的宽度、所述氧化层的厚度与所述设定值的关系，对所述第一侧墙和/或所述氧化层进行刻蚀，以调整所述第一侧墙和/或所述氧化层的宽度；

步骤S04：以所述第一侧墙，或所述第一侧墙和所述氧化层为掩模刻蚀所述控制栅材料层，形成控制栅。

图2-图12为本发明一实施例提供的半导体器件的制造方法中各个步骤对应的结构示意图。下面结合图2-图12详细介绍本实施例所述的半导体结构的制造方法。

首先，参阅图2-图5，执行步骤S01，提供衬底100，所述衬底100上依次形成有浮栅材料层120和控制栅材料层140，所述浮栅材料层120和所述控制栅材料层140上形成有暴露所述衬底100的开口160，所述开口160两侧的所述控制栅材料层140上形成有第一侧墙161。本实施例中，所述衬底100包括存储区X1和外围区X2，所述浮栅材料层120和所述控制栅材料层140形成于所述存储区X1和所述外围区X2。可选的，所述衬底100和所述浮栅材料层120之间还形成有第一介质层110，所述浮栅材料层120和所述控制栅材料层140之间还形成有第二介质层120。

本实施例中，所述衬底100为硅衬底，在本发明的其他实施例中，所述衬底100所选用的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等，本发明对此不作限制。可选的，所述第一介质层110为氧化硅层，所述第二介质层130为ONO叠层结构(即氧化硅、氮化硅和氧化硅依次堆叠而成的叠层结构)。

具体的，形成所述开口160的过程包括：首先，参阅图2，提供衬底100，所述衬底100上依次形成有浮栅材料层120和控制栅材料层140，在所述控制栅材料层140上形成硬掩模层150，刻蚀所述硬掩模层150形成暴露所述控制栅材料层140的第一开口(即图2中的开口160)；参阅图3，在所述第一开口160两侧的所述控制栅材料层140上形成第一侧墙161，以所述硬掩模层150和所述第一侧墙161为掩模刻蚀所述控制栅材料层140，形成暴露所述浮栅材料层120的第二开口(即图3中的开口160)；参阅图4，在所述第二开口160两侧的所述浮栅材料层120上形成第二侧墙162，以所述硬掩模层150、所述第一侧墙161和所述第二侧墙162为掩模刻蚀所述浮栅材料层120，形成暴露所述衬底100的第三开口(即图4中的开口160)，在所述第三开口160两侧的所述衬底100上形成第三侧墙163，以完成所述开口160的刻蚀。此时，所述第一侧墙161的宽度为所述第一开口的截面宽度(即图2中CD1所表示的宽度)与第二开口的截面宽度(即图3中CD2所表示的宽度)的差值的一半。在本发明的其他实施例中，可以通过其他方法获取所述第一侧墙161的宽度，本发明对此不作限制。

此外，参阅图5，形成所述开口160之后，形成所述氧化层180之前还包括，在所述开口160内形成擦除栅170，且所述擦除栅170的顶部与所述开口160的顶部齐平。需要说明的是，所述擦除栅170形成于所述存储区X2内，在本发明的其他实施例中，也可以采用其他工艺流程形成所述擦除栅170，本发明对此不作限制。

接着，参阅图6-图10，执行步骤S02，在所述第一侧墙161的侧壁上形成氧化层181。具体的，参阅图6，去除所述外围区X1的硬掩模层150、控制栅材料层140和浮栅材料层120，以暴露外围区X1的衬底100；参阅图7，在所述外围区X1的衬底100上形成栅极材料层180，并延伸覆盖所述存储区X2的硬掩模层150及擦除栅170；参阅图8，去除所述存储区X2内的硬掩模层150及所述硬掩模层150上的栅极材料层180，以使所述存储区X2的擦除栅170表面、第一侧墙161的侧壁和部分所述控制栅材料层140暴露；参阅图9和图10，在所述栅极材料层180上形成氧化层181，所述氧化层181延伸覆盖所述存储区X1内所述控制栅材料层140和所述擦除栅170的表面及所述第一侧墙161的侧壁；以及，在所述氧化层181上形成图案化的光刻胶层182，以所述图案化的光刻胶层182为掩模刻蚀所述栅极材料层180，以在所述外围区X1内形成栅极183；接着，去除所述图案化的光刻胶层182。可选的，所述氧化层181的厚度为所述栅极182与所述衬底100之间还形成有栅氧化层(图中未示出)。

接着，参阅图11，执行步骤S03，确定待形成的控制栅141的宽度为一设定值，根据所述第一侧墙161的宽度、所述氧化层181的厚度与所述设定值的关系，对所述第一侧墙161和/或所述氧化层181进行刻蚀，以调整所述第一侧墙161和/或所述氧化层181的宽度。可选的，所述设定值为后续工艺形成的控制栅141在设计版图中的宽度。

本实施例中，采用湿法刻蚀工艺对所述第一侧墙161和/或所述氧化层181进行刻蚀，且所述湿法刻蚀工艺的工艺时间为一设定时间，所述设定时间根据所述第一侧墙161的宽度、所述氧化层181的厚度与所述设定值的关系进行调整。具体的，若所述第一侧墙161的宽度大于或等于所述设定值，则所述设定时间包括去除所述氧化层181的工艺时间及将所述第一侧墙161的宽度调整为所述设定值的工艺时间。若所述第一侧墙161的宽度小于所述设定值，且所述第一侧墙161的宽度与所述氧化层181的厚度之和大于所述设定值，则所述设定时间为刻蚀部分所述氧化层181的工艺时间，以使剩余的所述氧化层181的厚度与所述第一侧墙161的宽度之和为所述设定值，从而调整最后形成的所述控制栅141的宽度。然而，由于所述氧化层181的厚度通常为因此，通过保留部分或全部的所述氧化层181对所述控制栅141的宽度的调节能力有限。

表1.根据现有数据统计得到的第一侧墙的宽度与湿法刻蚀的工艺时间之间的关系表：

可选的，可以收集不同批次的半导体器件的制造过程中的各项参数(包括第一侧墙的宽度、氧化层的厚度、湿法刻蚀的工艺时间、控制栅的设计宽度和实际宽度等)并建立数据库，为后续制造其他半导体器件时控制栅尺寸的反馈调节提供数据基础。示例性的，参阅表1，当测得的第一侧墙的宽度为时，需要进行工艺时间为6min的湿法刻蚀，从而将所述第一侧墙的宽度调整为所述半导体器件中控制栅的设计宽度。

随后，参阅图12，执行步骤S04，以所述第一侧墙161，或所述第一侧墙161和所述氧化层181为掩模刻蚀所述控制栅材料层140，形成控制栅141。可选的，在形成所述控制栅141之后还包括：以所述第一侧墙161，或所述第一侧墙161和所述氧化层181为掩模刻蚀所述浮栅材料层120以形成浮栅121。

本实施例中，所述半导体器件的制造方法用于制造闪存器件，在本发明的其他实施例中，所述半导体器件的制造方法还可以用于制造其他具有相同或相似结构的半导体器件，本发明对此不作限制。

综上，本发明提供一种半导体器件的制造方法，包括：提供衬底，所述衬底上依次形成有浮栅材料层和控制栅材料层，所述浮栅材料层和所述控制栅材料层上形成有暴露所述衬底的开口，所述开口两侧的所述控制栅材料层上形成有第一侧墙；在所述第一侧墙的侧壁上形成氧化层；确定待形成的控制栅的宽度为一设定值，根据所述第一侧墙的宽度、所述氧化层的厚度与所述设定值的关系，对所述第一侧墙和/或所述氧化层进行刻蚀，以调整所述第一侧墙和/或所述氧化层的宽度；以及，以所述第一侧墙，或所述第一侧墙和所述氧化层为掩模刻蚀所述控制栅材料层，形成控制栅。本发明根据第一侧墙的宽度、氧化层的厚度与一待形成控制栅的宽度的关系，相应刻蚀第一侧墙和/或氧化层以调整作为刻蚀控制栅掩模的第一侧墙和/或氧化层的宽度，进而控制后续形成的控制栅的宽度，提高半导体器件的性能。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。