具体实施方式

接下来，参照附图，对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并不意图限定本发明。另外，以下的附图是示意性的图，为了方便说明，有时将一部分的构成等省略。另外，有时对关于多个实施方式共通的部分标注相同的符号，而省略说明。

另外，当在本说明书中提到“半导体存储装置”的情况下，有时是指存储器裸片，也有时是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制裸片的存储器系统。进而，也有时是指智能手机、平板终端、个人计算机等包含主机的构成。

另外，在本说明书中，在提到第1构成“电连接于”第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也可“电连接于”第3个晶体管。

另外，在本说明书中，当提到第1构成在第2构成及第3构成“之间连接”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。

另外，在本说明书中，当提到电路等使2条配线等“导通”的情况下，例如，是指该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径，该晶体管等为接通(ON)状态。

另外，在本说明书中，将相对于衬底的上表面平行的特定的方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。

另外，在本说明书中，有时将沿着特定的面的方向称为第1方向，将沿着该特定的面与第1方向交叉的方向称为第2方向，将与该特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向的任一个方向对应，也可以不对应。

另外，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，将沿着所述Z方向远离衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，在关于某构成提到下表面或下端的情况下，是指该构成的衬底侧的面或端部，在提到上表面或上端的情况下，是指该构成的与衬底相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。

[第1实施方式]

[构成]

图1是第1实施方式的半导体存储装置的示意性等效电路图。

本实施方式的半导体存储装置具备存储单元阵列MCA、及控制存储单元阵列MCA的控制电路CC。

存储单元阵列MCA具备多个存储器组件MU。这些多个存储器组件MU分别具备电独立的2个存储器串MSa、MSb。这些存储器串MSa、MSb的一端分别连接于漏极侧选择晶体管STD，且经由这些连接于共通的位线BL。存储器串MSa、MSb的另一端连接于共通的源极侧选择晶体管STS，且经由源极侧选择晶体管STS连接于共通的源极线SL。

存储器串MSa、MSb分别具备串联连接的多个存储单元MC。存储单元MC是具备半导体层、栅极绝缘层、及栅极电极的场效型的晶体管。半导体层作为通道区域发挥功能。栅极绝缘层具备能够存储数据的电荷蓄积层。存储单元MC的阈值电压根据电荷蓄积层中的电荷量而变化。栅极电极是字线WL的一部分。

选择晶体管(STD、STS)是具备半导体层、栅极绝缘层、及栅极电极的场效型的晶体管。半导体层作为通道区域发挥功能。漏极侧选择晶体管STD的栅极电极是漏极侧选择栅极线SGD的一部分。源极侧选择晶体管STS的栅极电极是源极侧选择栅极线SGS的一部分。

控制电路CC例如产生读出动作、写入动作、抹除动作所需要的电压，供给至位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)。控制电路CC例如包含设置在与存储单元阵列MCA相同的衬底上的多个晶体管及配线。此外，控制电路CC例如也可以包含设置在与存储单元阵列MCA不同的衬底上的多个晶体管及配线。

接下来，参照图2及图3，说明本实施方式的半导体存储装置的示意性构成例。

本实施方式的半导体存储装置具备半导体衬底100、及设置在半导体衬底100的上方的存储单元阵列MCA。另外，存储单元阵列MCA具备排列在Y方向上的多个积层体结构LS、及设置在这些多个积层体结构LS之间的沟槽结构AT。积层体结构LS包含积层在Z方向上的多个导电层110。沟槽结构AT具备排列在X方向上的多个存储器串结构MSS。在各存储器串结构MSS设置着：大致有底圆筒状的半导体层120，沿Z方向延伸；栅极绝缘层130，设置在积层体结构LS及半导体层120之间；以及氧化硅(SiO₂)等绝缘层140，设置在半导体层120的中心部分。另外，在排列在X方向上的多个存储器串结构MSS之间，设置着氧化硅(SiO₂)等绝缘层150。

半导体衬底100例如是单晶硅(Si)等半导体衬底。半导体衬底100例如具备双重阱结构，该双重阱结构在半导体衬底的上表面具有n型的杂质层，进而在该n型的杂质层中具有p型的杂质层。此外，在半导体衬底100的表面，例如，也可以设置着构成控制电路CC(图1)的至少一部分的晶体管或配线等。

导电层110是沿X方向延伸的大致板状的导电层，例如是氮化钛(TiN)与钨(W)的积层膜、或注入着杂质的多晶硅(Si)等导电层。这些导电层110分别作为字线WL及存储单元MC(图1)的栅极电极、或漏极侧选择栅极线SGD及漏极侧选择晶体管STD(图1)的栅极电极发挥功能。

在多个导电层110的下方，例如设置着包含与导电层110相同的材料的导电层111。导电层111作为源极侧选择栅极线SGS及源极侧选择晶体管STS(图1)的栅极电极发挥功能。

在多个导电层110之间、最下层的导电层110及导电层111之间、以及导电层111及半导体衬底100之间，设置着氧化硅(SiO₂)等绝缘层101。

此外，在图3的例子中，导电层110中与栅极绝缘层130的接触面113沿着以绝缘层140的中心轴为中心的大致圆状的区域(例如，圆状、椭圆状、长圆状或其它形状的区域)的外周，形成为曲线状。另外，导电层110中与绝缘层150的接触面114形成为沿X方向延伸的直线状。另外，在接触面113与接触面114的连接部分，形成着朝向绝缘层140侧突出的突出部115(角部)。

以下，在着眼于在Y方向上相邻的2个积层体结构LS的情况下，有时将一个积层体结构LS中所包含的多个导电层110称为导电层110a(图3)。另外，有时将另一个积层体结构LS中所包含的多个导电层110称为导电层110b(图3)。导电层110a作为存储器串MSa中所包含的存储单元MC的栅极电极、或存储器串MSa中所包含的漏极侧选择晶体管STD的栅极电极发挥功能。导电层110b作为存储器串MSb中所包含的存储单元MC的栅极电极、或存储器串MSb中所包含的漏极侧选择晶体管STD的栅极电极发挥功能。

半导体层120例如是非掺杂的多晶硅(Si)等半导体层。半导体层120如上所述，具有大致有底圆筒状的形状。此外，在以下的说明中，有时将半导体层120中与多个导电层110a对向的区域称为第1区域120a(图3)，将与多个导电层110b对向的区域称为第2区域120b(图3)，将设置在这些第1区域120a及第2区域120b之间的区域称为第3区域120c(图3)。第1区域120a作为存储器串MSa(图1)中所包含的多个存储单元MC及漏极侧选择晶体管STD的通道区域发挥功能。第2区域120b作为存储器串MSb(图1)中所包含的多个存储单元MC及漏极侧选择晶体管STD的通道区域发挥功能。

在半导体层120的下端连接着半导体层121(图2)。半导体层121与在Y方向上相邻的2个导电层111对向。半导体层121是单晶硅(Si)等半导体层，作为源极侧选择晶体管STS(图1)的通道区域发挥功能。在半导体层121及导电层111之间设置着氧化硅(SiO₂)等绝缘层123。

此外，在图2的例子中，半导体衬底100作为源极线SL(图1)的一部分发挥功能，半导体层120经由半导体层121及半导体衬底100而电连接于控制电路CC。然而，这样的构成只不过为例示，具体的构成能够适当调整。例如，也可以将半导体层121省略，在存储单元阵列MCA的下方或上方设置作为源极线SL(图1)的一部分发挥功能的配线等，经由该配线等而将半导体层120与控制电路CC电连接。

栅极绝缘层130具有大致圆筒状的形状，沿着半导体层120的外周面沿Z方向延伸。栅极绝缘层130具备从半导体层120侧设置到导电层110侧的氧化硅(SiO₂)等隧道绝缘层131、氮化硅(SiN)等电荷蓄积层132、及氧化硅(SiO₂)等阻挡绝缘层133。此外，在以下的说明中，有时将电荷蓄积层132中设置在导电层110a与半导体层120的第1区域120a之间的区域称为第1区域132a(图3)，将设置在导电层110b与半导体层120的第2区域120b之间的区域称为第2区域132b(图3)，将设置在绝缘层150与半导体层120的第3区域120c之间的区域称为第3区域132c(图3)。同样地，在以下的说明中，有时将隧道绝缘层131中设置在所述第1区域120a与第1区域132a之间的区域称为第1区域131a(图3)，将设置在所述第2区域120b与第2区域132b之间的区域称为第2区域131b(图3)，将设置在所述第3区域120c与第3区域132c之间的区域称为第3区域131c(图3)。

[制造方法]

接下来，参照图4～图18，对本实施方式的半导体存储装置的制造方法进行说明。图4、图6、图8、图10～图14、图16～图18是用来对该制造方法进行说明的示意性剖视图，表示了图2所示的结构的一部分。图5、图7、图9、图15是用来对该制造方法进行说明的示意性俯视图，表示了图3所示的结构。

如图4所示，在该制造方法中，在未图示的衬底的上方，交替地积层多个绝缘层101及牺牲层170。牺牲层170例如包括氮化硅(Si₃N₄)等。该工序例如利用CVD(Chemical VaporDeposition，化学气相沉积)等方法来进行。

接下来，如图5及图6所示，在绝缘层101及牺牲层170形成沟槽ATT。在该工序中，例如，将在与沟槽ATT对应的部分具有开口的绝缘层形成在图4所示的结构的上表面，将其作为掩模进行RIE(Reactive Ion Etching，反应性离子蚀刻)等。如图5所示，沟槽ATT沿X方向延伸。另外，如图6所示，沟槽ATT沿Z方向延伸，贯通多个绝缘层101及牺牲层170，并将这些构成在Y方向上分断。

接下来，如图7及图8所示，在沟槽ATT的内部形成绝缘层150。该工序例如利用CVD等方法来进行。

接下来，如图9及图10所示，在绝缘层101及牺牲层170形成存储器孔MH。在该工序中，例如，将在与存储器孔MH对应的部分具有开口绝缘层形成在图7及图8所示的结构的上表面，将其作为掩模进行RIE等。如图9所示，存储器孔MH沿着沟槽ATT在X方向上排列多个。另外，如图10所示，存储器孔MH沿Z方向延伸，贯通多个绝缘层101及牺牲层170，使半导体衬底100的上表面露出。

接下来，如图11所示，在存储器孔MH的底面形成半导体层121。该工序例如利用外延生长等方法来进行。

接下来，如图12所示，在存储器孔MH的底面及侧面，成膜阻挡绝缘层133、电荷蓄积层132、隧道绝缘层131、及非晶硅膜120A。该工序例如利用CVD等方法来进行。

接下来，如图13所示，将已成膜的膜(133、132、131、120A)的一部分去除，使半导体层121的上表面、及绝缘层101的上表面露出。该工序例如利用RIE等来进行。

接下来，如图14所示，在存储器孔MH的内部成膜非晶硅膜及绝缘层140。另外，进行热处理等，将非晶硅膜的结晶结构改质，形成多晶硅(Si)等半导体层120B。

接下来，如图15及图16所示，将绝缘层140及半导体层120B的上部去除，使绝缘层101的上表面露出，将半导体层120B针对每个存储器孔MH分断。

接下来，如图17所示，将牺牲层170去除，使绝缘层101的上表面及下表面露出。在该工序中，例如，在图15及图16所示的结构形成贯通多个绝缘层101及牺牲层170的贯通孔。另外，利用经由该贯通孔的湿式蚀刻等方法将牺牲层170去除。

接下来，如图18所示，利用氧化处理等在半导体层121的侧面形成绝缘层123。另外，利用CVD等方法在绝缘层101的上表面及下表面形成导电层110。由此，形成如图2及图3所示的结构。

[读出动作]

接下来，参照图19，对本实施方式的半导体存储装置的读出动作进行说明。图19是用来对该读出动作进行说明的示意性剖视图。此外，在图19中，就对存储器串MSa中所包含的特定的存储单元MC执行读出动作的例子进行说明。

如图19所示，在读出动作中，对作为选择字线WL发挥功能的导电层110a供给读出电压V_CGXR，对作为非选择字线WL发挥功能的导电层110a供给读出通路电压V_READ，对作为漏极侧选择栅极线SGD发挥功能的导电层110a供给电压V_SG，对作为字线WL发挥功能的多个导电层110b供给读出遮断电压V_OFF，对作为漏极侧选择栅极线SGD发挥功能的导电层110b供给接地电压V_SS，对作为源极侧选择栅极线SGS发挥功能的导电层111供给电压V_SG，对半导体衬底100供给源极电压V_SRC。

读出电压V_CGXR是存储单元MC根据记录在存储单元MC中的数据而成为接通(ON)状态或断开(OFF)状态的程度的电压。例如，在将存储单元MC的阈值电压控制为n(n为2以上的整数)种状态的情况下，读出电压V_CGXR被控制为至少n－1种大小。读出通路电压V_READ是无论记录在存储单元MC中的数据如何，存储单元MC均成为接通(ON)状态的程度的电压，大于读出电压V_CGXR的最大值。读出遮断电压V_OFF是无论记录在存储单元MC中的数据如何，存储单元MC均成为断开(OFF)状态的程度的电压，小于读出电压V_CGXR的最小值。读出遮断电压V_OFF例如也可以小于接地电压V_SS。也就是说，读出遮断电压V_OFF也可以具有负极性。电压V_SG是漏极侧选择晶体管STD及源极侧选择晶体管STS成为接通(ON)状态的程度的电压，大于接地电压V_SS。源极电压V_SRC是大小达到与接地电压V_SS相同程度的电压，大于接地电压V_SS。

由此，在半导体层120形成使位线BL与选择存储单元MC的通道区域导通的电子的通道、及使源极线SL与选择存储单元MC的通道区域导通的电子的通道。另外，根据选择存储单元MC的电荷蓄积层132中所蓄积的电荷量，而选择存储单元MC成为接通(ON)状态或断开(OFF)状态。控制电路CC(图1)例如通过检测位线BL的电压的高低、或位线BL中流通的电流的大小，来判定记录在存储单元MC中的数据。

此外，在图19中，对作为字线WL发挥功能的所有导电层110b供给读出遮断电压V_OFF。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，也可以仅对与作为选择字线WL发挥功能的导电层110a在Y方向上相邻的导电层110b供给读出遮断电压V_OFF，对作为字线WL发挥功能的除此以外的导电层110b供给接地电压V_SS、读出通路电压V_READ或其它电压。

[写入动作]

接下来，参照图20，对本实施方式的半导体存储装置的写入动作进行说明。图20是用来对该写入动作进行说明的示意性剖视图。此外，在图20中，就对存储器串MSa中所包含的特定的存储单元MC执行写入动作的例子进行说明。

如图20所示，在写入动作中，对作为选择字线WL发挥功能的导电层110a供给编程电压V_PGM，对作为非选择字线WL发挥功能的导电层110a、110b供给写入通路电压V_PASS，对作为漏极侧选择栅极线SGD发挥功能的导电层110a、110b供给电压V_SGD，对作为源极侧选择栅极线SGS发挥功能的导电层111供给接地电压V_SS。

编程电压V_PGM是使选择存储单元MC的电荷蓄积层132蓄积电子的程度的电压，大于所述读出通路电压V_READ。写入通路电压V_PASS是无论记录在存储单元MC中的数据如何存储单元MC均成为接通(ON)状态的程度的电压，与所述读出通路电压V_READ相同或大于所述读出通路电压V_READ，小于编程电压V_PGM。电压V_SGD是在对位线BL供给源极电压V_SRC的情况下漏极侧选择晶体管STD成为接通(ON)状态，在对位线BL供给特定的驱动电压的情况下漏极侧选择晶体管STD成为断开(OFF)状态的程度的电压。电压V_SGD大于接地电压V_SS，小于所述电压V_SG。

由此，在半导体层120形成使位线BL与选择存储单元MC的通道区域导通的电子的通道。另外，选择存储单元MC的通道区域的电子隧穿隧道绝缘层131的第1区域131a而蓄积在电荷蓄积层132的第1区域132a。

[抹除动作]

接下来，参照图21，对本实施方式的半导体存储装置的抹除动作进行说明。图21是用来对该抹除动作进行说明的示意性剖视图。此外，在图21中，就对存储器串MSa、MSb中所包含的多个存储单元MC执行抹除动作的例子进行说明。

如图21所示，在抹除动作中，对作为字线WL发挥功能的导电层110a、110b供给接地电压V_SS，对作为漏极侧选择栅极线SGD发挥功能的导电层110a、110b供给电压V_SG′，对作为源极侧选择栅极线SGS发挥功能的导电层111供给电压V_SG″，对半导体衬底100供给抹除电压V_ERA。

电压V_SG′例如也可以是使漏极侧选择晶体管STD为断开(OFF)状态的程度的电压。电压V_SG″是源极侧选择晶体管STS成为接通(ON)状态的程度的电压。但是，电压V_SG″是在源极侧选择晶体管STS的通道区域形成空穴的通道而并非电子的通道的程度的大小的电压，小于抹除电压V_ERA。抹除电压V_ERA是对选择存储单元MC的电荷蓄积层132注入空穴的程度的电压，也可以是与所述编程电压V_PGM相同程度的大小的电压，也可以是大于所述编程电压V_PGM的电压。

由此，在半导体层120形成使所有存储单元MC的通道区域与源极线SL导通的空穴的通道。空穴消除从选择存储单元MC的通道区域隧穿隧道绝缘层131而蓄积在电荷蓄积层132中的电子。

[写入特性]

如果对如参照图2及图3所说明的半导体存储装置执行多次所述写入动作，就会在电荷蓄积层132中逐渐蓄积电荷，存储单元MC的阈值电压逐渐增大。在本实施方式中，利用这样的方法将存储单元MC的阈值电压控制为2种以上的状态，由此存储数据。

然而，在如参照图2及图3所说明的半导体存储装置中，有时针对如上所述的写入动作，存储单元MC的阈值电压不会适宜地增大。认为这是由如下的现象引起的。也就是说，当在执行写入动作之后执行所述读出动作，位线BL中流通电流的情况下，判定为存储单元MC的阈值电压未达到目标值。另外，在位线BL中未流通电流的情况下，判定为存储单元MC的阈值电压达到目标值。此处，如果在如参照图2及图3所说明的半导体存储装置中执行写入动作，有时在电荷蓄积层132的第3区域132c中未蓄积充分电荷量的电子。因此，如果在执行写入动作之后执行读出动作，有时会导致例如如图22所示在半导体层120的第1区域120a及第3区域120c的交界形成电子通道，这将成为泄漏通路而流通电流。在这样的情况下，即便写入动作中在选择存储单元MC的电荷蓄积层132的第1区域132a蓄积着充分电荷量的电子，有时存储单元MC的阈值电压也达不到目标值。

因此，在本实施方式中，例如，如图23所示，在执行所述写入动作之前，在电荷蓄积层132的第1区域132a及第3区域132c的交界的区域预先蓄积电子。同样地，在电荷蓄积层132的第2区域132b及第3区域132c的交界的区域预先蓄积电子。由此，能够抑制在读出动作中在半导体层120的所述交界形成泄漏通路，且能够适宜地控制存储单元MC的阈值电压。此外，在以下的说明中，有时将这样的交界的区域称为“交界区域(132a－132c)”及“交界区域(132b－132c)”。

以下，例示2个用以使电荷蓄积层132的交界区域(132a－132c)、(132b－132c)蓄积电荷的方法。

[闪速写入动作]

首先，参照图24，对本实施方式的半导体存储装置的闪速写入动作进行说明。图24是用来对闪速写入动作进行说明的示意性剖视图。此外，在图24中，就对存储器串MSa、MSb中所包含的所有存储单元MC执行闪速写入动作的例子进行说明。

如图24所示，在闪速写入动作中，对作为字线WL发挥功能的导电层110a、110b供给编程电压V_PGM′，对作为漏极侧选择栅极线SGD发挥功能的导电层110a、110b供给电压V_SG，对作为源极侧选择栅极线SGS发挥功能的导电层111供给接地电压V_SS。

此外，编程电压V_PGM′可以是与参照图20所说明的编程电压V_PGM或参照图21所说明的抹除电压V_ERA相同程度的大小的电压，也可以是大于编程电压V_PGM及抹除电压V_ERA的电压。另外，在闪速写入动作中对导电层110a、110b供给编程电压V_PGM′的时间可以是与参照图20所说明的写入动作中对导电层110a、110b供给编程电压V_PGM的时间或参照图21所说明的供给抹除电压V_ERA的时间相同程度的时间，也可以是比这些时间长的时间。另外，在闪速写入动作中，也可以对导电层111供给电压V_SG，对半导体衬底100供给源极电压V_SRC。

由此，在半导体层120形成使位线BL与存储单元MC的通道区域导通的电子的通道。另外，存储器串MSa、MSb中所包含的所有存储单元MC的通道区域的电子隧穿隧道绝缘层131而蓄积在电荷蓄积层132。

在执行闪速写入动作的情况下，例如，如图25所示，对电荷蓄积层132中距导电层110a、110b特定距离的范围内的区域132d1蓄积电子。在执行闪速写入动作之后执行抹除动作的情况下，例如，如图26所示，电荷蓄积层132中距导电层110a、110b特定距离的范围内的区域132d2的电子消除而蓄积空穴。此处，在图26的例子中，区域132d2比区域132d1窄。由此，会在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)蓄积电子。此外，在这样的方法中，有时也在Z方向上相邻的2个导电层110a、110b之间的区域132d3蓄积电子。

[条带写入动作]

接下来，参照图27，对本实施方式的半导体存储装置的条带写入动作进行说明。图27是用来对条带写入动作进行说明的示意性剖视图。此外，在图27中，对存储器串MSa、MSb中所包含的多个存储单元MC执行条带写入动作的例子进行说明。

如图27所示，在条带写入动作中，例如，对作为字线WL发挥功能的导电层110a、110b中从下方起数第偶数个或第奇数个的导电层110a、110b供给编程电压V_PGM″，对从下方起数第奇数个或第偶数个的导电层110a、110b供给写入通路电压V_PASS，对作为漏极侧选择栅极线SGD发挥功能的导电层110a、110b供给电压V_SG，对作为源极侧选择栅极线SGS发挥功能的导电层111供给接地电压V_SS。

此外，编程电压V_PGM″可以是与参照图20所说明的编程电压V_PGM或参照图21所说明的抹除电压V_ERA相同程度的大小的电压，也可以是大于编程电压V_PGM及抹除电压V_ERA的电压。另外，在条带写入动作中对导电层110a、110b供给编程电压V_PGM″的时间可以是与参照图20所说明的写入动作中对导电层110a、110b供给编程电压V_PGM的时间或参照图21所说明的供给抹除电压V_ERA的时间相同程度的时间，也可以是比这些时间长的时间。另外，在条带写入动作中，也可以对导电层111供给电压V_SG，对半导体衬底100供给源极电压V_SRC。

由此，在半导体层120形成使位线BL与存储单元MC的通道区域导通的电子的通道。另外，从下方起数第偶数个或第奇数个的存储单元MC的通道区域的电子隧穿隧道绝缘层131而蓄积在电荷蓄积层132。

例如，如图27所示，在对从下方起数第偶数个的存储单元MC执行条带写入动作的情况下，例如，如图28所示，在电荷蓄积层132中包含位于从下方起数第偶数个的导电层110a、110b的附近的部分、及位于这些导电层110a、110b之间的部分的区域132d4蓄积电子。另外，在执行该条带写入动作之后，例如，如图29所示，在对从下方起数第奇数个的存储单元MC执行条带写入动作的情况下，例如，如图30所示，在电荷蓄积层132中包含位于从下方起数第奇数个的导电层110a、110b的附近的部分、及位于这些导电层110a、110b之间的部分的区域132d5蓄积电子。另外，当在执行该条带写入动作之后执行抹除动作的情况下，例如，如图31所示，电荷蓄积层132中距导电层110a、110b特定距离的范围内的区域132d2的电子消除而蓄积空穴。由此，会在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)蓄积电子。此外，在这样的方法中，有时在所述区域132d3蓄积空穴。

[读出特性]

根据所述闪速写入动作或条带写入动作，能够在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)蓄积电子。然而，如上所述，有时在Z方向上相邻的2个导电层110a、110b之间的区域132d3(图32)蓄积电子，或在该区域132d3蓄积空穴。在该区域132d3中的电荷量并不适当的情况下，有时难以适宜地读出记录在存储单元MC中的数据。

因此，在本实施方式中，例如，如图33所示，将所述闪速写入动作、条带写入动作及抹除动作等组合，构成为能够执行将电荷蓄积层132的区域132d3(图32)中的电荷量控制为适当的大小，且在交界区域(132a－132c)、(132b－132c)蓄积电子的动作。以下，有时将这样的动作称为“串间区域写入序列”。

[串间区域写入序列]

图33是对串间区域写入序列进行说明的示意性流程图。

在步骤S101中，执行串间区域读出动作。图34是用来对串间区域读出动作进行说明的示意性剖视图。

如图34所示，在串间区域读出动作中，对作为选择字线WL发挥功能的一对导电层110a、110b供给串间区域读出电压V_CGSR。这些一对导电层110a、110b例如是设置在对应的高度位置的2个导电层110a、110b。另外，在串间区域读出动作中，例如，对多个导电层110a中位于作为选择字线WL发挥功能的导电层110a的上方且作为字线WL发挥功能的导电层供给读出通路电压V_READ，对位于作为选择字线WL发挥功能的导电层110a的下方且作为字线WL发挥功能的导电层供给读出遮断电压V_OFF，对作为漏极侧选择栅极线SGD发挥功能的导电层供给电压V_SG。另外，例如，对多个导电层110b中位于作为选择字线WL发挥功能的导电层110b的下方且作为字线WL发挥功能的导电层供给读出通路电压V_READ，对位于作为选择字线WL发挥功能的导电层110b的上方且作为字线WL发挥功能的导电层供给读出遮断电压V_OFF，对作为漏极侧选择栅极线SGD发挥功能的导电层供给接地电压V_SS。另外，对作为源极侧选择栅极线SGS发挥功能的导电层111供给电压V_SG，对半导体衬底100供给源极电压V_SRC。

串间区域读出电压V_CGSR的大小能够适当调整。串间区域读出电压V_CGSR例如也可以是大于所述读出电压V_CGXR(图19)的最大值、小于所述写入通路电压V_PASS(图20)的电压。串间区域读出电压V_CGSR例如也可以是与读出通路电压V_READ(图19)相同程度的大小的电压。

由此，例如，如图35所示，在半导体层120形成使位线BL与存储器串MSa中的选择存储单元MC的通道区域导通的电子的通道、及使源极线SL与存储器串MSb中的选择存储单元MC的通道区域导通的电子的通道。另外，根据蓄积在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)的电子的电荷量，在与该交界区域(132a－132c)、(132b－132c)对向的半导体层120外周面的区域(120a－120c)、(120b－120c)及第3区域120c形成电子的通道。由此，所述2个电子的通道导通、或电分离。控制电路CC(图1)例如通过检测位线BL的电压的高低、或位线BL中流通的电流的大小，来判定蓄积在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)的电子的电荷量是否达到目标值。

此外，在图34中，对作为字线WL发挥功能的多个导电层110a中位于作为选择字线WL发挥功能的导电层110a的下方的导电层全部供给读出遮断电压V_OFF。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，也可以仅对这些多个导电层110a中位于最上方的导电层供给读出遮断电压V_OFF，对除此以外的导电层110a供给接地电压V_SS、读出通路电压V_READ或其它电压。

另外，在图34中，对作为字线WL发挥功能的多个导电层110b中位于作为选择字线WL发挥功能的导电层110b的上方的导电层全部供给读出遮断电压V_OFF。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，也可以仅对这些多个导电层110b中位于最下方的导电层供给读出遮断电压V_OFF，对除此以外的导电层110b供给接地电压V_SS、读出通路电压V_READ或其它电压。

在步骤S102(图33)中，判定蓄积在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)的电子的电荷量是否达到目标值。例如，在步骤S101中位线BL中流通的电流大于特定值的情况下，判定为蓄积在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)的电子的量未达到目标值，前进至步骤S103。另外，例如，在步骤S101中位线BL中流通的电流小于特定值的情况下，判定为蓄积在电荷蓄积层132的交界区域(132a－132c)、(132b－132c)的电子的电荷量达到目标值，结束串间写入序列。

在步骤S103中，执行字线间区域读出动作。图36是用来对字线间区域读出动作进行说明的示意性剖视图。此外，在图36中，就对存储器串MSa中所包含的特定的存储单元MC执行字线间区域读出动作的例子进行说明。

如图36所示，在字线间区域读出动作中，对作为选择字线WL发挥功能的一对导电层110a供给字线间区域读出电压V_CGWR。这些一对导电层110a例如是在Z方向上相邻的2个导电层110a。字线间区域读出电压V_CGWR的大小能够适当调整。字线间区域读出电压V_CGWR例如也可以是与接地电压V_SS相同程度的大小的电压。另外，在字线间区域读出动作中，对作为非选择字线WL发挥功能的除此以外的导电层110a供给读出通路电压V_READ，对作为漏极侧选择栅极线SGD发挥功能的导电层110a供给电压V_SG，对作为字线WL发挥功能的多个导电层110b供给读出遮断电压V_OFF，对作为漏极侧选择栅极线SGD发挥功能的导电层110b供给接地电压V_SS，对作为源极侧选择栅极线SGS发挥功能的导电层111供给电压V_SG，对半导体衬底100供给源极电压V_SRC。

由此，例如，如图37所示，在半导体层120，形成使位线BL与在Z方向上相邻的2个选择存储单元MC中位于上方的选择存储单元MC(以下，有时称为“第1选择存储单元”)的通道区域导通的电子的通道。另外，在半导体层120，形成使源极线SL与在Z方向上相邻的2个选择存储单元MC中位于下方的选择存储单元MC(以下，有时称为“第2选择存储单元”)的通道区域导通的电子的通道。另外，根据电荷蓄积层132中设置在第1选择存储单元与第2选择存储单元之间的区域132d3(图32)中所蓄积的电荷量，在与该区域132d3对向的半导体层120外周面的区域120d3形成电子的通道。由此，所述2个电子的通道导通、或电分离。控制电路CC(图1)例如通过检测位线BL的电压的高低、或位线BL中流通的电流的大小，来判定蓄积在电荷蓄积层132的区域132d3的电荷量是大于目标值还是小于目标值。

此外，在图36中，对作为字线WL发挥功能的所有导电层110b供给读出遮断电压V_OFF。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，也可以仅对与作为选择字线WL发挥功能的2个导电层110a在X方向上相邻的2个导电层110b供给读出遮断电压V_OFF，对作为字线WL发挥功能的除此以外的导电层110b供给接地电压V_SS、读出通路电压V_READ或其它电压。

在步骤S104(图33)中，判定蓄积在电荷蓄积层132的区域132d3的电子的电荷量是大于目标值还是小于目标值。例如，在步骤S103中位线BL中流通的电流大于特定值的情况下，判定为蓄积在电荷蓄积层132的区域132d3的电子的电荷量小于目标值，前进至步骤S105。另外，例如，在步骤S103中位线BL中流通的电流小于特定值的情况下，判定为蓄积在电荷蓄积层132的区域132d3的电子的电荷量大于目标值，前进至步骤S107。

在步骤S105中，执行所述闪速写入动作。在步骤S106中，执行所述抹除动作，前进至步骤S101。

在步骤S107中，对从下方起数第偶数个的导电层110a、110b，执行所述条带写入动作。在步骤S108中，对从下方起数第奇数个的导电层110a、110b，执行所述条带写入动作。在步骤S109中，执行所述抹除动作，前进至步骤S101。此外，步骤S107与步骤S108的执行顺序也可以相反。

[其它实施方式]

以上，对第1实施方式的半导体存储装置进行了例示。然而，以上的形态只不过为例示，具体的形态等能够适当调整。

例如，在参照图24所说明的闪速写入动作中，对作为字线WL发挥功能的导电层110a及导电层110b这两者供给编程电压V_PGM′。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，在闪速写入动作中，如图38所例示，也可以仅对导电层110a及导电层110b的一者供给编程电压V_PGM′，对另一者供给写入通路电压V_PASS等。另外，在这样的情况下，例如，也可以代替参照图33所说明的步骤S105，依次执行对于导电层110a的闪速写入动作与对于导电层110b的闪速写入动作。

另外，例如，在参照图27及图29所说明的条带写入动作中，对作为字线WL发挥功能的导电层110a及导电层110b这两者供给编程电压V_PGM″。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，在条带写入动作中，如图39所例示，也可以仅对导电层110a及导电层110b的一者供给编程电压V_PGM″，对另一者供给写入通路电压V_PASS等。另外，在这样的情况下，例如，也可以代替参照图33所说明的步骤S107、S108，依次执行对于第偶数个的导电层110a的条带写入动作、对于第奇数个的导电层110a的条带写入动作、对于第偶数个的导电层110b的条带写入动作、及对于第奇数个的导电层110b的条带写入动作。

另外，例如，在参照图27及图29所说明的条带写入动作中，对排列在Z方向上的多个导电层110a、110b中从下方起数第2n(n为自然数)个或第2n+1个的导电层110a、110b供给编程电压V_PGM″，对除此以外的导电层110a、110b供给写入通路电压V_PASS。然而，在条带写入动作中，也可以对从下方起数第3n个、第3n+1个或第3n+2个的导电层110a、110b供给编程电压V_PGM″，对除此以外的导电层110a、110b供给写入通路电压V_PASS。同样地，在条带写入动作中，也可以对从下方起数第mn个～第mn+(m－1)个(m为2以上的自然数)的导电层110a、110b的任一个导电层供给编程电压V_PGM″，对除此以外的导电层110a、110b供给写入通路电压V_PASS。另外，在这样的情况下，例如，也可以代替参照图33所说明的步骤S107、S108，依次执行m次量或2m次量的条带写入动作。

此外，在所述m与排列在Z方向上的多个导电层110a、110b的数量为相同数量的情况下，例如，如图40所示，也有时对排列在Z方向上的多个导电层110a其中一个、及排列在Z方向上的多个导电层110b其中一个供给编程电压V_PGM″，对除此以外的导电层110a、110b供给写入通路电压V_PASS。另外，例如，如图41所示，也有时对排列在Z方向上的多个导电层110a其中一个、或排列在Z方向上的多个导电层110b其中一个供给编程电压V_PGM″，对除此以外的导电层110a、110b供给写入通路电压V_PASS。

另外，例如，在参照图21所说明的抹除动作中，对作为字线WL发挥功能的所有导电层110a、110b供给接地电压V_SS。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，在抹除动作中，也可以仅对作为字线WL发挥功能的所有导电层110a及作为字线WL发挥功能的所有导电层110b的一个导电层供给接地电压V_SS，对另一个导电层供给大于接地电压V_SS的电压(例如，抹除电压V_ERA)。另外，在这样的情况下，例如，也可以代替参照图33所说明的步骤S106、S109，依次执行对于导电层110a的抹除动作与对于导电层110b的抹除动作。

另外，例如，在参照图21所说明的抹除动作中，对排列在Z方向上的多个导电层110a、110b中作为字线WL发挥功能的所有导电层供给接地电压V_SS。然而，这样的方法只不过为例示，具体的方法能够适当调整。例如，在抹除动作中，也可以对从下方起数第mn个～第mn+(m－1)个(m为2以上的自然数)的导电层110a、110b的任一个导电层供给接地电压V_SS，对除此以外的导电层110a、110b供给大于接地电压V_SS的电压(例如，抹除电压V_ERA)。另外，在这样的情况下，例如，也可以代替参照图33所说明的步骤S106、S109，依次执行m次量或2m次量的抹除动作。

另外，例如，第1实施方式的半导体存储装置构成为能够执行参照图33所说明的串间区域写入序列。然而，这样的形态只不过为例示，具体的形态能够适当调整。

例如，在图33所示的例子中，在执行步骤S106或步骤S109之后返回至步骤S101，再次执行串间区域读出动作。然而，例如，也可以在执行步骤S106或步骤S109之后，不返回至步骤S101而结束串间区域写入序列。另外，例如，也可以对步骤S101以后的步骤的重复次数设置上限。

另外，例如，在图33所示的例子中，在步骤S101中执行串间区域读出动作，根据其结果判定是否需要闪速写入动作或条带写入动作。然而，例如，如图42所示，也可以代替步骤S101执行参照抹除动作的执行次数的步骤S201，代替步骤S102执行判定抹除次数是否达到特定数量的步骤S202，在达到的情况下执行步骤S103以后的处理，在未达到的情况下结束串间区域读出动作。另外，例如，如图43所示，也可以代替步骤S101执行参照抹除动作的执行次数的步骤S201，代替步骤S102执行判定抹除次数是否达到第1特定数量的步骤S212，在达到的情况下执行步骤S105及步骤S106，在未达到的情况下执行步骤S213。另外，在步骤S213中，也可以判定抹除次数是否达到第2特定数量，在达到的情况下执行步骤S107、步骤S108及步骤S109，在未达到的情况下结束串间区域读出动作。此外，所述第2特定数量为与所述第1特定数量不同的数量。

另外，包含如参照图1～图3所说明的构成的存储器裸片可构成为根据来自外部的命令设定的输入等，自动地执行参照图33、图42及图43所说明的所有步骤，也可以构成为根据来自外部的命令设定的输入等个别地执行一个或多个步骤。另外，例如，参照图42及图43所说明的步骤S201、S202、S212、S213也可以利用控制存储器裸片的控制裸片来执行。在这样的情况下，控制裸片也可以在参照图42及图43所说明的步骤S201中，参照损耗均衡等中所利用的抹除次数的表格等。此外，存储器裸片及控制裸片可包含在一个封装，也可以包含在不同的封装。

另外，在以上的例子中，对半导体存储装置构成为能够执行闪速写入动作及条带写入动作这两者的例子进行了说明。然而，半导体存储装置也可以构成为能够执行仅闪速写入动作及条带写入动作的一者。

[其它]

对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。