阅读说明：本技术 具有增强浮置栅极的闪速存储器结构及其形成方法 (Flash memory structure with enhanced floating gate and method of forming the same ) 是由 黄宏书 刘铭棋 于 2019-06-20 设计创作，主要内容包括：在一些实施例中,本公开涉及闪速存储器结构。闪速存储器结构具有设置在衬底内的源极区和漏极区。选择栅极在衬底上方设置在源极区和漏极区之间,并且浮置栅极在衬底上方设置在选择栅极和源极区之间。控制栅极设置在浮置栅极上方。浮置栅极的侧壁限定从浮置栅极的下表面向下延伸的突出物以限定浮置栅极底部内的凹槽。本发明的实施例还提供了闪速存储器结构的形成方法。(In some embodiments, the present disclosure relates to flash memory structures. The flash memory structure has a source region and a drain region disposed within a substrate. A select gate is disposed over the substrate between the source and drain regions, and a floating gate is disposed over the substrate between the select gate and the source region. The control gate is disposed over the floating gate. The sidewalls of the floating gate define a protrusion extending downward from the lower surface of the floating gate to define a recess within the bottom of the floating gate. Embodiments of the invention also provide methods of forming flash memory structures.)

具有增强浮置栅极的闪速存储器结构及其形成方法

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地涉及具有增强浮置栅极的闪速存储器结构及其形成方法。

背景技术

许多现代电子设备都包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器，也可以是非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器能够在断电时存储数据。闪速存储器是可以电擦除和重新编程的一种非易失性存储器。该闪速存储器被广泛应用于各种电子器件和装置中(如消费类电子产品、汽车等)。

发明内容

根据本发明的一方面，提供了一种闪速存储器结构，包括：源极区和漏极区，设置在衬底内；选择栅极，在所述衬底上方形成在所述源极区和所述漏极区之间；浮置栅极，在所述衬底上方设置在所述选择栅极和所述源极区之间；控制栅极，设置在所述浮置栅极上方；以及其中，所述浮置栅极具有限定从所述浮置栅极的下表面向下延伸的突出物的侧壁，以限定位于所述浮置栅极的底部内的凹槽。

根据本发明的一方面，提供了一种闪速存储器结构，包括：源极区和漏极区，设置在衬底内并且沿着第一方向通过沟道区分离；多个隔离结构，设置在通过所述衬底的侧壁所限定的沟槽内，其中，所述多个隔离结构沿着与所述第一方向垂直的第二方向分离；控制栅极，设置在所述沟道区上方；以及浮置栅极，垂直地布置在所述控制栅极和所述沟道区之间并且横向地布置在所述多个隔离结构之间，其中，所述浮置栅极延伸至通过所述衬底的侧壁所限定的沟槽内。

根据本发明的一方面，提供了一种形成闪速存储器结构的方法，包括：在衬底上方形成保护层；将多个沟槽形成为延伸穿过所述保护层以到达所述衬底内；在所述保护层上方和所述多个沟槽内形成隔离层；在所述隔离层上方形成牺牲掩模层；去除所述牺牲掩模层和所述隔离层的多部分，其中，所述牺牲掩模层的剩余物具有最外侧壁，所述最外侧壁通过所述隔离层与限定所述多个沟槽的所述保护层的侧壁分离；选择性地蚀刻介于所述牺牲掩模层和所述保护层的侧壁之间的所述隔离层，以形成沿着所述多个沟槽的边缘的凹坑；去除所述保护层以限定所述浮置栅极凹槽；以及在所述浮置栅极凹槽和所述凹坑内形成浮置栅极材料。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1A至图1B示出了具有增强浮置栅极的闪速存储器结构的一些实施例的截面图。

图2A至图2C示出了具有增强浮置栅极的嵌入式闪速存储器结构的集成芯片的一些附加实施例。

图3示出了具有包括增强浮置栅极的闪速存储器结构的集成芯片的一些实施例的立体图。

图4至图22示出了形成具有增强浮置栅极的嵌入式闪速存储器结构的集成芯片的方法的一些实施例的截面图。

图23示出了形成具有增强浮置栅极的嵌入式闪速存储器结构的集成芯片的方法的一些实施例的流程图。

具体实施方式

本发明提供了许多用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

嵌入式存储器在现代集成芯片中已经很常见。嵌入式存储器是位于与逻辑功能件(例如，处理器或ASIC)相同的集成芯片管芯上的电子存储器。通过将存储器件和逻辑器件嵌入相同的集成芯片管芯上，可以缩短存储器件与逻辑器件之间的导电互连件，从而降低集成芯片的功耗并且提高集成芯片的性能。由于闪速存储器的非易失性(即，其在没有供电时保持存储的数据状态的能力)、其高密度、其快速写入速度以及其与现代CMOS制造工艺的兼容性，该闪速存储器通常用于多种嵌入式存储器系统中。

嵌入式闪速存储器结构通常包括配置在控制栅极和衬底之间的浮置栅极。浮置栅极具有通过介电层与衬底分离的平坦的下表面。在操作期间，沟道区在衬底内形成在浮置栅极之下。将偏压应用于控制栅极导致电荷载流子从沟道区遂穿介电层到达浮置栅极内。在浮置栅极内所捕获的电荷指示存储的数据状态(例如，逻辑“0”或“1”)。

然而，随着闪速存储器单元的尺寸按比例减小，控制栅极的长度也减小并且控制栅极可能开始经历短沟道效应(例如，泄露导致的势垒降低、速度饱和等)，从而可能使闪速存储器单元的性能劣化。例如，短沟道效应可能更难将电荷载流子驱动到浮置栅极(即，为浮置栅极提供低耦合比)中，导致数据编程无效(例如，将电荷驱动至浮置栅极中的困难)和/或更小的读取窗口(即，存储的‘0’和存储的‘1’之间的电流输出的较小差值)。

在一些实施例中，本公开涉及具有配置为改善器件性能的增强浮置栅极的闪速存储器结构。闪速存储器结构包括设置在衬底内的源极区和漏极区。选择栅极和浮置栅极在衬底上方设置在源极区和漏极区之间。控制栅极设置在浮置栅极上方。浮置栅极具有限定从浮置栅极的下表面垂直地向外延伸的突出物的侧壁。突出物导致浮置栅极围绕形成沟道区的衬底的一部分，从而增加了介于沟道区与浮置栅极(例如，具有平坦下表面的相对浮置栅极)之间的界面区域的尺寸。增加界面区域的尺寸更易于将电荷载流子驱动至浮置栅极中，从而改善了所公开的闪速存储器结构的数据编程效率和读取窗口。

图1A至图1B示出了具有增强浮置栅极的闪速存储器结构的一些实施例的截面图100和124。

图1A示出了沿着第一方向(X方向)和第二方向(Z方向)的闪速存储器结构的截面图100。如截面图100所示，闪速存储器结构包括在衬底102内设置在第一漏极区106a和第二漏极区106b之间的公共源极区104。第一沟道区108a在公共源极区104和第一漏极区106a之间延伸。第二沟道区108b在公共源极区104和第二漏极区106b之间延伸。

闪速存储器结构还包括第一浮置栅极112a，其中，该第一浮置栅极设置在第一沟道区108a上方并且配置为存储与第一数据状态(例如，‘1’或‘0’)相关联的电荷。第一浮置栅极112a通过介电层110与衬底102分离，并且通过一种或多种附加介电材料120与上面的第一控制栅极114a分离。第一选择栅极116a设置在第一浮置栅极112a的第一侧上。公共擦除栅极118设置在第一浮置栅极112a的与第一侧相对的第二侧上。一种或多种附加介电材料120将第一浮置栅极112a与第一选择栅极116a和公共擦除栅极118这两者横向地分离。

第二浮置栅极112b设置在第二沟道区108b上方并且配置为存储与第二数据状态相关联的电荷。第二浮置栅极112b通过介电层110与下面的衬底102分离并且通过一种或多种附加介电材料120与上面的第二控制栅极114b分离。第二选择栅极116b设置在第二浮置栅极112b的第一侧上。公共擦除栅极118设置在第二浮置栅极112b的与第一侧相对的第二侧上。一种或多种附加介电材料120将第二浮置栅极112b与第二选择栅极116b和公共擦除栅极118这两种横向地分离。层间介电(ILD)结构可以布置在一种或多种附加介电材料120上方。

图1B示出了沿着图1A的截面A-A′的闪速存储器结构的截面图124。截面图124沿着第三方向(Y方向)和第二方向(Z方向)延伸。

如截面图124所示，多个隔离结构126布置在衬底102内的沟槽中。多个隔离结构126布置在第一浮置栅极112a的相对侧上。第一浮置栅极112a从多个隔离结构126之间延伸至多个隔离结构126的正上方。第一浮置栅极112a包括从第一浮置栅极112a的下表面112l向外延伸(例如，向下)的突出物128，以限定浮置栅极112a的底部内的凹槽113。突出物128导致第一浮置栅极112a包围包括第一沟道区108a的衬底的102的一部分的多个表面。介电层110沿着衬底102和第一浮置栅极112a之间的界面区域加衬里于衬底102的内表面。在一些实施例中，介电层110可以第一非零距离130垂直地延伸越过第一浮置栅极112a的底部。第二浮置栅极(图1A的112b)也具有从第二浮置栅极的下表面向外(例如，向下)延伸的突出物，以包围包括第二沟道区的衬底的一部分的多个表面。

再次参考图1A，为了将数据写入第一浮置栅极112a，电压可以应用于第一控制栅极114a和第一选择栅极116a。该电压导致第一选择栅极116a生成第一电场，其中，该第一电场将电荷载流子(沿着线134)驱动到第一沟道区108a中。电压还导致第一控制栅极114a生成第二电场，其中，该第二电场将第一沟道区108a内的电荷载流子穿过介电层110注入到第一浮置栅极112a中。注入的电荷载流子改变浮置栅极阈值电压以表示逻辑‘0’状态(而未充电的浮置栅极表示“1”状态)。可以通过将负电压应用于公共擦除栅极118来完成从第一浮置栅极112a擦除数据。负电压通过福勒诺德海姆遂穿(Fowler–Nordheim tunneling)(沿着线136)将存储的电荷从第一浮置栅极112a驱动至公共擦除栅极118。

一旦被编程，就可以在公共源极区104接地的同时，通过将参考电压应用于第一选择栅极116a和第一漏极区106a从第一浮置栅极112a读取数据。如果第一浮置栅极112a被擦除(低阈值状态)，则嵌入式闪速存储器单元导通电流并且嵌入式闪速存储器单元输出逻辑‘1’。然而，如果对第一浮置栅极112a编程(高阈值状态)，则嵌入式闪速存储器单元是不导电的并且嵌入式闪速存储器单元输出逻辑“0”。

通过第一浮置栅极112a围绕衬底102，第一浮置栅极112a和衬底102之间的界面区增加至大于具有平坦下表面的浮置栅极。通过增大第一浮置栅极112a和衬底102之间的界面区，第一沟道区108a内的电荷载流子可以更容易地进入第一浮置栅极112a，从而增加了第一浮置栅极112a上的电荷量并且改善了写入效率。第一浮置栅极112a上的增加的电荷量还增大了不同数据状态之间的沟道导电线的差值，并且因此增大了第一浮置栅极112a的读取窗口。

图2A至图2C示出了具有增强浮置栅极的嵌入式闪速存储器结构的集成芯片的一些附加实施例。

图2A示出了沿着第一方向(X方向)和第二方向(Z方向)的集成芯片的截面图200。如截面图200所示，集成芯片包括具有嵌入式存储器区域201a和逻辑区域201b的衬底102。在一些实施例中，衬底102可以具有位于嵌入式存储器区域201a内的凹进表面102a。凹进表面102a以非零距离d凹进到衬底102的上表面102u之下。在一些实施例中，凹进表面102a通过有角度的侧壁耦合至上表面。在一些实施例中，隔离结构202可以配置为沿着衬底102的凹进表面102a的边缘。

嵌入式存储器区域201a包括具有公共源极区104的嵌入式闪速存储器结构203，其中，该公共源极区通过第一介电层204与上面的公共擦除栅极118分离。在一些实施例中，第一介电层204还沿着公共擦除栅极118的侧壁延伸。第一浮置栅极112a和第二浮置栅极112b配置在公共擦除栅极118的相对侧上。第一浮置栅极112a通过第二介电层206与下面的衬底102分离并且通过第三介电层208与上面的第一控制栅极114a分离。第二浮置栅极112b通过第二介电层206与下面的衬底102分离并且通过第三介电层208与上面的第二控制栅极114b分离。第一选择栅极116a设置在第一浮置栅极112a与公共擦除栅极118相对的第一侧上并且第二选择栅极116b设置在第二浮置栅极112b与公共擦除栅极118相对的第二侧上。第一选择栅极116a通过第一介电层204与第一浮置栅极112a和第一控制栅极114a横向地分离。第二选择栅极116b通过第一介电层204与第二浮置栅极112b和第二控制栅极114b横向地分离。第一选择栅极116a和第二选择栅极116b通过第四介电层210与衬底102垂直地分离。

第一侧壁间隔件212配置为沿着第一控制栅极114a和第二控制栅极114b的相对侧。第一侧壁间隔件212将第一控制栅极114a和第二控制栅极114b与公共擦除栅极118横向地分离并且与第一选择栅极116a和第二选择栅极116b横向地分离。第二侧壁间隔件214配置为沿着背离公共擦除栅极118的第一选择栅极116a和第二选择栅极116b的侧壁。

逻辑区域201b包括布置在衬底102内的晶体管器件216。晶体管器件216包括栅电极218，该栅电极在衬底102上方设置在源极区222a和漏极区222b之间。栅电极218通过包括一种或多种介电材料的栅极介电层220与衬底102分离。在一些实施例中，栅电极218可以包括诸如铝、钌、钯、铪、锆、钛等的金属。在一些实施例中，栅极介电层220可以包括诸如氧化铪(HfO₂)、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂等的高k介电材料。侧壁间隔件224配置在栅电极218和栅极介电层220的相对侧上。

第一层间介电(ILD)层226配置在衬底102上并且横向地围绕嵌入式闪速存储器结构203和晶体管器件216。第一ILD层228配置在第一ILD层226上方。导电接触件230延伸穿过第一ILD层226和第二ILD层228以接触嵌入式闪速存储器结构203和晶体管器件216。在一些实施例中，第一ILD层226可以包括低压正硅酸乙酯(TEOS)、富含硅的氧化物(SRO)、等离子增强(PE)氮氧化物、PE氮化物、和PE-TEOS中的一种或多种。在一些实施例中，第一ILD层228可以包括二氧化硅、SiCOH、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷硅酸盐玻璃)等中的一个或多种。在一些实施例中，导电接触件230可以包括诸如钨、铜等的金属(例如，钨、铝等)。

图2B示出了沿着第二方向(Z方向)和沿着第三方向(Y方向)延伸的截面图232。

如截面图232所示，多个第一隔离结构126设置在嵌入式存储器区域201a中的衬底102的沟槽内。多个第二隔离结构234设置在逻辑区域201b中的衬底102的沟槽内。在一些实施例中，多个第一隔离结构126和多个第二隔离结构234可以分别包括浅沟槽隔离结构，该浅沟槽隔离结构具有设置在衬底102的沟槽内的一种或多种介电材料。

第一控制栅极114a在多个浮置栅极112a、112c、和112d上方连续地延伸。多个浮置栅极112a、112c、和112d分别包括从多个浮置栅极112a、112c、和112d的下表面112l向外(例如，向下)延伸的突出物128。突出物128分别地布置为沿着多个浮置栅极112a、112c、和112d的外侧壁。多个浮置栅极112a、112c、和112d的外侧壁通过多个第一隔离结构126并且通过第二介电层206分离。第二介电层206还将多个浮置栅极112a、112c、和112d与第一控制栅极114a分离。在一些实施例中，浮置栅极材料236的剩余物可以布置为沿着衬底102的介于嵌入式存储器区域201a和逻辑区域201b之间的侧壁。

图2C示出了集成芯片的顶视图238，该集成芯片的顶视图示出了图2A的截面A-A′和图2B的截面B-B′。顶视图238沿着第一方向(X方向)和第三方向(Y方向)延伸。

图3示出了具有包括增强浮置栅极的闪速存储器结构的集成芯片300的一些实施例的立体图。

集成芯片300包括设置在位于衬底102的上表面102u的沟槽内的多个隔离结构126。通过衬底102的有角度的侧壁102s限定沟槽，其中，该有角度的侧壁102s导致沟槽的宽度随着与衬底102的上表面102u的距离增加而减小。

第一介电层204沿着衬底102的侧壁102s并且水平延伸表面102h延伸。第一介电层204可以包括氧化物(例如，氧化硅)、氮化物(例如，氮氧化硅)等。在一些实施例中，第一介电层204可以第一非零距离302突出越过限定沟槽的衬底102的侧壁102s之外。在一些实施例中，第一介电层204的设置为沿着衬底102的水平延伸表面102h的水平延伸区段可以具有第一厚度t₁，其中该第一厚度不同于设置为沿着衬底102的侧壁102s的垂直延伸区段的第二厚度t₂。

浮置栅极112布置在第一介电层204上方以及多个隔离结构126之间。浮置栅极112从衬底102的水平延伸表面102h的正上方横向地延伸至多个隔离结构126的正上方。在一些实施例中，浮置栅极112可以在多个隔离结构126之一的上方横向地延伸第二非零距离304。在一些实施例中，第二非零距离304可以在约30埃和约100埃之间的范围内。在一些实施例中，多个隔离结构126具有凹进到浮置栅极112的上表面112u之下的最上表面126u。

浮置栅极112包括突出物128，该突出物从浮置栅极112的下表面112l向外(例如，向下)突出至沟槽内。突出物128导致浮置栅极112具有沿着浮置栅极112的外侧壁的第一高度306并且具有多个突出物128之间的第二高度308。第一高度306大于第二高度308。在一些实施例中，第一高度306和第二高度308之间的差值在约50埃和约150埃之间的范围内。在一些实施例中，突出物128通过有角度的侧壁限定，从而随着与浮置栅极112的下表面112l的距离增加而减小突出物128的宽度。在一些实施例中，突出物128的相对侧壁可以具有不同的侧壁角度。例如，在一些实施例中，突出物128通过第一侧壁和相对的第二侧壁限定，其中，该第一侧壁定向为相对于沿着浮置栅极112的最底面延伸的水平面的第一锐角θ₁，并且相对的第二侧壁定向为相对于水平面的第二锐角θ₂，其中，该第二锐角不同于第一锐角θ₁。

图4至图22示出了形成具有增强浮置栅极的嵌入式闪速存储器结构的集成芯片的方法的一些实施例的截面图400-2200。尽管图4至图22描述为与方法相关，但是应该理解，图4至图22中所公开的结构不限于这种方法，而是相反地，可以作为独立于方法的结构独立地存在。

如图4的截面图400所示，提供了衬底102。在各种实施例中，衬底102可以包括任何类型的半导体主体(例如，硅/CMOS块、SiGe、SOI等)，诸如半导体晶圆或晶圆上的一个或多个管芯以及形成在其上和/或以其他方式与其相关联的任何其他类型的半导体和/或外延层。衬底102具有嵌入式存储器区域201a和逻辑区域201b。在一些实施例中，衬底102的嵌入式存储器区域201a可以具有凹进表面102a，该凹进表面凹进到衬底102的上表面102u之下的距离d。例如，距离d可以为约10-1000埃、约10-500埃、约500-1000埃、约250-350埃或者一些其他适当凹进范围。

在一些实施例中，可以通过以下步骤使衬底102凹进，其中，在逻辑区域201b上方形成第一掩模层402并且使嵌入式存储器区域201经受热氧化工艺，其中，该热氧化工艺在嵌入式存储器区域201a内形成氧化物。热氧化工艺将消耗嵌入式存储器区域201a内的衬底102的一部分，从而使嵌入式存储器区域201a内的衬底102的表面凹进。嵌入式存储器区域201a内的氧化物随后被去除，导致衬底102的凹进表面102a。在可选实施例中，通过以下步骤使嵌入式存储器区域201a内的衬底102凹进：在逻辑区域201b上方形成第一掩模层402并且随后在未被第一掩模层覆盖的区域中蚀刻衬底102。

如图5的截面图500所示，衬垫介电层502形成在衬底102上方并且第一保护层504形成在衬垫介电层502上方。多个第一沟槽506被形成，并且延伸穿过第一保护层504和衬垫介电层502以到达衬底102内。在一些实施例中，可以根据第二掩模层510通过将第一保护层504、衬垫介电层502、和衬底102选择性地暴露于第一蚀刻剂508来形成多个第一沟槽506。

如图6的截面图600所示，多个第一沟槽506填充有包括一种或多种介电材料的第一隔离层602。在一些实施例中，第一隔离层602可以通过沉积工艺形成以填充多个第一沟槽506并且延伸至第一保护层504的最上表面的上方。可以随后执行(沿着线604)第一平坦化工艺(例如，化学机械平坦化工艺)以从第一保护层504的最上表面上方去除第一隔离层602，并且以限定多个隔离结构234。在一些实施例中，第一隔离层602可以包括氧化物(例如，氧化硅)、氮化物等。在一些实施例中，在完成第一平坦化工艺之后可以去除第一保护层504。

如图7的截面图700所示，第二保护层702形成在衬底102上方。第二保护层702布置在衬垫介电层502和多个隔离结构234上方。多个第二沟槽704被形成，并且延伸穿过第二保护层702和衬垫介电层502以到达衬底102内。在一些实施例中，根据第三掩模层708通过将第二保护层702、衬垫介电层502、和衬底102选择性地暴露于第二蚀刻剂706来形成多个第二沟槽704。

如图8的截面图所示，第二隔离层802形成为加衬里于多个第二沟槽704和第二保护层702的最上表面。第二隔离层802限定布置在第二隔离层802的上表面内的草皮形断片(divot)804。草皮形断片804位于多个第二沟槽704正上方。在一些实施例中，草皮形断片804可以延伸至垂直地位于第二保护层702的最上表面之下的位置(即，使得沿着草皮形断片804的底部延伸的水平线与第二保护层702的侧壁相交)。在一些实施例中，第二隔离层802可以包括氧化物或氮化物。例如，第二隔离层802可以包括二氧化硅、氮化硅等。在各种实施例中，可以通过沉积工艺的方式(例如，PVD、CVD、PE-CVD、ALD等)形成第二隔离层802。

如图9的截面图900所示，牺牲掩模层902形成在第二隔离层802上方。牺牲掩模层902布置在第二隔离层802上方以及草皮形断片804内。在一些实施例中，牺牲掩模层902可以包括多晶硅。在其他实施例中，牺牲掩模层902可以包括相对于第二隔离层802具有高蚀刻选择性的不同材料(例如，钛、钽等)。在一些实施例中，可以通过沉积工艺的方式(例如，PVD、CVD、PE-CVD、ALD等)形成牺牲掩模层902。

如图10的截面图1000所示，去除牺牲掩模层902和第二隔离层802的多部分。去除牺牲掩模层902和第二隔离层802的多部分导致牺牲掩模层1002的剩余物，该剩余物的最外侧壁通过第二隔离层802与限定多个第二沟槽704的第二保护层702的侧壁分离。在一些实施例中，可以通过使牺牲掩模层902和第二隔离层802暴露于第三蚀刻剂来去除牺牲掩模层902和第二隔离层802的多部分。第三蚀刻剂减小了牺牲掩模层902和第二隔离层802的厚度。在其他实施例中，可以通过沿着线1004所执行的第二平坦化工艺(例如，化学机械平坦化(CMP)工艺)去除牺牲掩模层902和第二隔离层802的多部分。

如图11的截面图1100所示，选择性地去除介于牺牲掩模层904的剩余物和第二保护层702的侧壁之间的第二隔离层802，其中，第二保护层限定多个第二沟槽704。选择性地去除第二隔离层802形成沿着多个第二沟槽704的边缘的凹坑。凹坑1104沿着多个第二沟槽704的边缘延伸穿过第二保护层702和衬垫介电层502以到达介于衬底102和第二隔离层802的侧壁之间的位置。在一些实施例中，在使用牺牲掩模层904作为掩模的同时，通过使第二隔离层802暴露于第四蚀刻剂1102来选择性地去除第二隔离层802。牺牲掩模层904将阻止第四蚀刻剂1102将隔离层802蚀刻到牺牲掩模层904之下，同时允许沿着多个第二沟槽704的边缘去除第二隔离层802。

如图12的截面图1200所示，可以执行回蚀刻工艺以去除牺牲掩模层904。在一些实施例中，可以使用第四掩模层1202执行回蚀刻工艺。在这样的实施例中，第二保护层702和第二隔离层802的未掩蔽部分也可以被回蚀刻，使得在嵌入式存储器区域201a内的第二保护层702和第二隔离层802的最上表面低于在嵌入式逻辑区域201b内的第二保护层702的最上表面。

电介质还形成为沿着限定多个第二沟槽704的衬底102的暴露的侧壁，以形成第一介电层204。电介质的形成导致第一介电层204具有从第一介电层204的下表面204l向外(例如，向下)延伸的突出物205。在一些实施例中，可以通过热氧化工艺形成电介质，从而沿着衬底102的暴露侧壁形成电介质。在一些这样的实施例中，第一介电层204可以第一非零距离(未示出)垂直地延伸越过凹坑1104。在其他实施例中，可以通过沉积工艺来形成电介质。

如图13的截面图1300所示，从嵌入式存储器区域201a内去除第二保护层702。在一些实施例中，可以通过以下工艺去除第二保护层702：在逻辑区域201b上方形成第五掩模层1302，接着蚀刻工艺，其中，该蚀刻工艺将第二保护层702暴露于相对于第一隔离层802具有高蚀刻选择性的第五蚀刻剂1304。在一些实施例中，第五掩模层1302可以是与第四掩模层1202相同的层。从嵌入式存储器区域201a内去除第二保护层702限定了介于第二隔离层802的侧壁之间的浮置栅极凹槽1306。凹坑1104从浮置栅极凹槽1306向外延伸至第二隔离层802和衬底102之间。

如图14的截面图1400所示，浮置栅极材料1402形成在浮置栅极凹槽1306内。在一些实施例中，浮置栅极材料1402可以包括掺杂的多晶硅。在一些实施例中，可以通过沉积工艺来形成浮置栅极材料1402。在一些实施例中，在完成浮置栅极材料1402的形成之后，可以沿着线1404执行第三平坦化工艺(例如，化学机械平坦化工艺)。第三平坦化工艺沿着浮置栅极材料1402和第二隔离层802的顶部形成基本平坦化的平面。

如图15的截面图1500所示，浮置栅极材料(图14的1402)暴露于第六蚀刻剂1502，从而回蚀刻浮置栅极材料以限定多个浮置栅极112。在一些实施例中，回蚀刻工艺留下沿着介于嵌入式存储器区域201a和逻辑区域201b之间的衬底102的侧壁的浮置栅极材料236的剩余物。在一些实施例中，也可以回蚀刻(例如，使用不同蚀刻剂)第二隔离层(图4的802)以限定多个隔离结构126，该多个隔离结构具有凹进到多个浮置栅极112的顶面之下的最上表面。

如图16A的截面图1600和图16B的截面图1606所示，嵌入式闪速存储器结构1602的剩余物形成在衬底102上方。在第一方向(Y方向)和第二方向上(Z方向)示出了截面图1600。在第三方向(X方向)和第二方向(Z方向)中示出了沿着图16A的截面A-A′的截面图1600。

在一些实施例中，可以通过以下步骤来形成嵌入式闪速存储器结构1602：在多个浮置栅极112上方形成第二介电层206，在第二介电层206上方形成控制栅极层，以及在控制栅极层上方形成第一图案化硬掩模1604。随后根据第一图案化硬掩模1604来蚀刻控制栅极层和第二介电层206，以限定第二介电层206上方的第一控制栅极114a和第二控制栅极114b。随后可以执行第一注入工艺以在衬底102内形成公共源极区104。

第一侧壁间隔件212形成为沿着第一控制栅极114a和第二控制栅极114b的侧壁。随后蚀刻多个浮置栅极112以沿着第一方向(X方向)分离浮置栅极。例如，蚀刻多个浮置栅极112中的第一浮置栅极形成第一浮置栅极112a和第二浮置栅极112b。第一介电层204形成为沿着第一侧壁间隔件212、第一浮置栅极112a、和第二浮置栅极112b的侧壁。

导电层(例如，掺杂多晶硅)随后形成在嵌入式存储器区域201a内的衬底102上方。第二硬掩模层1608形成在导电层上方，并且选择性地蚀刻导电层以限定沿着第一浮置栅极112a的侧壁的第一选择栅极116a、沿着第二浮置栅极112b的侧壁的第二选择栅极116b、以及介于第一浮置栅极112a和第二浮置栅极112b之间的公共擦除栅极118。第二侧壁间隔件214随后形成为沿着背离第一浮置栅极112a的第一选择栅极116a的侧壁并且沿着背离第二浮置栅极112b的第二选择栅极116b的侧壁。随后可以执行第二注入工艺以形成衬底102内的第一漏极区106a和第二漏极区106b。

如图17的截面图1700所示，第六掩模层1702形成在衬底102的嵌入式存储器区域201上方。随后从逻辑区域201b内去除第二保护层(图16B的702)和衬垫介电层(图16B的602)。在去除第二保护层和衬垫介电层之后，栅极介电层1704和牺牲栅极层1706形成在衬底102的逻辑区域201b上方。在一些实施例中，栅极介电层1704可以包括具有高k介电材料的一种或多种介电材料并且牺牲栅极层1706可以包括多晶硅。

如图18的截面图1800所示，栅极介电层(图17的1704)和牺牲栅极层(图17的1706)图案化为限定逻辑区域201b内的伪栅极结构1802。伪栅极结构1802包括位于具有一种或多种介电材料的栅极介电层220上方的伪栅电极1804。在一些实施例中，可以根据形成在牺牲栅极层上方的第七掩模层(未示出)通过将栅极介电层(图17的1704)和牺牲栅极层(图17的1706)选择性地暴露于第七蚀刻剂来图案化栅极介电层(图17的1704)和牺牲栅极层(图17的1706)。

在一些实施例中，侧壁间隔件224可以形成为沿着伪栅极结构1802的侧壁。在一些实施例中，可以通过以下步骤来形成侧壁间隔件224：在衬底102上方沉积一种或多种介电材料并且随后蚀刻一种或多种介电材料以从水平面去除介电材料。在一些实施例中，一种或多种介电材料可以包括氧化物、氮化物、碳化物等。

如图19的截面图1900所示，第一层间介电(ILD)层226形成在衬底102上方。第一ILD层226横向地围绕嵌入式闪速存储器结构1602和伪栅极结构1802。在各种实施例中，第一ILD层226可以包括使用高纵横比工艺(即，HARP氧化物)通过化学汽相沉积(CVD)工艺沉积在衬底102上的氧化物。例如，在一些实施例中，第一ILD层226可以包括通过CVD工艺所沉积的硼磷硅酸盐玻璃。在形成第一ILD层226之后，可以执行第四平坦化工艺以暴露伪栅电极1804的上表面。

如图20的截面图2000所示，从伪栅极结构(图19的1802)去除牺牲栅电极(图19的1804)以限定栅电极腔2002。在一些实施例中，可以通过将牺牲栅电极(图19的1804)选择性地暴露于第八蚀刻剂2004来去除牺牲栅电极(图19的1804)。

如图21的截面图2100所示，金属栅极材料2102形成在栅极介电层220上方。金属栅极材料2102填充栅电极腔2002。在一些实施例中，可以使用沉积技术(例如，PVD、CVD、ALD、PE-CVD等)来形成金属栅极材料2102。随后沿着线2104执行第五平坦化工艺。第五平坦化工艺从第一ILD层226上方去除金属栅极材料2102的部分以限定栅电极218。第五平坦化工艺还可以去除硬掩模层以限定嵌入式闪速存储器结构107。在一些实施例中，金属栅极材料2102可以包括n型栅极金属，诸如铝、钽、钛、铪、锆、硅化钛、氮化钽、氮硅化钽、铬、钨、铜、钛铝等。在其他实施例中，金属栅极材料2102可以包括p型金属栅极，诸如镍、钴、钼、铂、铅、金、氮化钽、硅化钼、钌、铬、钨、铜等。

如图22的截面图2200所示，导电接触件230形成在位于第一ILD层226上方的第二层间介电(ILD)层228。可以通过以下步骤来形成导电接触件230：在第一ILD层226上方形成第二ILD层；选择性地蚀刻第二ILD层228以形成开口；以及随后在开口内沉积导电材料。在一些实施例中，例如，导电材料可以包括钨(W)或氮化钛(TiN)。

图23示出了形成具有增强浮置栅极的嵌入式闪速存储器器件的集成芯片的方法2300的一些实施例的流程图。

在下文中将方法2300示出和描述为一系列动作或事件的同时，应该理解，这些动作或事件的所示顺序不能解释为限制意义。例如，除了本文中所示和/或所述的之外，一些动作可以不同的顺序发生和/或与其他动作或事件同时发生。另外，并非所示的所有动作都需要实施本文中的描述的一个或多个方面或实施例。此外，可以在一个或多个分离的动作和/或阶段实施本文中所示的一个或多个动作。

在动作2302处，衬底凹进到衬底的嵌入式存储器区域内。图4示出了与动作2302相对应的一些实施例的截面图400。

在动作2304中，多个隔离结构形成在衬底的逻辑区域内的多个第一沟槽内。图5至图6示出了与动作2304相对应的一些实施例的截面图500-600。

在动作2306中，保护层形成在衬底上方以及多个第一隔离结构上方。图7示出了与动作2306相对应的一些实施例的截面图700。

在动作2308中，多个第二沟槽形成在嵌入式存储器区域中。图7示出了与动作2308相对应的一些实施例的截面图700。

在动作2310中，隔离层形成在衬底上方以及多个第二沟槽内。图8示出了与动作2310相对应的一些实施例的截面图800。

在动作2312中，牺牲掩模层形成在隔离层上方以及多个第二沟槽内。图9示出了与动作2312相对应的一些实施例的截面图900。

在动作2314中，去除衬底上方的牺牲掩模层和隔离层的多部分。牺牲掩模层的剩余物具有外侧壁，该外侧壁通过隔离层与限定多个第二沟槽的衬底的侧壁分离。图10示出了与动作2314相对应的一些实施例的截面图1000。

在动作2316中，去除介于牺牲掩模层和衬底的侧壁之间的隔离层以形成沿着多个第二沟槽的边缘的凹坑。图11示出了与动作2316相对应的一些实施例的截面图1100。

在动作2318中，电介质形成在衬底的暴露表面上。在一些实施例中，通过在衬底的暴露表面上执行热氧化工艺来形成电介质。图12示出了与动作2318相对应的一些实施例的截面图1200。

在动作2320中，从嵌入式存储器区域内去除保护层以限定浮置栅极凹槽。图13示出了与动作2320相对应的一些实施例的截面图1300。

在动作2322中，浮置栅极形成在浮置栅极凹槽内以及凹坑内。图14至图15示出了与动作2322相对应的一些实施例的截面图1400-1500。

在动作2324中，形成闪速存储器结构的剩余物。图16A至图16B示出了与动作2324相对应的一些实施例的截面图1600和1606。

在动作2326中，晶体管器件形成在逻辑区域内。在一些实施例中，可以使用高k金属栅极(HKMG)替换工艺来形成晶体管器件。图17至图21示出了与动作2326相对应的一些实施例的截面图1700-2100。

在动作2328中，导电接触件形成在衬底上方的ILD层内。图22示出了与动作2328相对应的一些实施例的截面图2200。

因此，在一些实施例中，本公开涉及具有浮置栅极的闪速存储器结构的集成芯片，该浮置栅极的侧壁限定从浮置栅极的下表面向外(例如，向下)延伸的突出物。突出物导致浮置栅极围绕形成沟道区的衬底的部分，从而通过增大介于沟道区和浮置栅极之间的界面区的尺寸来改善闪速存储器结构的性能。

在一些实施例中，本公开涉及闪速存储器结构。闪速存储器结构包括：源极区和漏极区，设置在衬底内；选择栅极，在所述衬底上方形成在所述源极区和所述漏极区之间；浮置栅极，在所述衬底上方设置在所述选择栅极和所述源极区之间；控制栅极，设置在所述浮置栅极上方；以及其中，所述浮置栅极具有限定从所述浮置栅极的下表面向下延伸的突出物的侧壁，以限定所述浮置栅极的底部内的凹槽。在一些实施例中，闪速存储器结构还包括：设置在通过所述衬底的侧壁所限定的沟槽内的多个隔离结构，其中，所述源极区和所述漏极区沿着第一方向分离并且所述浮置栅极沿着第二方向设置在所述多个隔离结构之间，其中，所述第二方向垂直于所述第一方向。在一些实施例中，所述多个隔离结构的最上表面高于所述浮置栅极的底面并低于所述浮置栅极的顶面。在一些实施例中，闪速存储器结构还包括：布置在所述浮置栅极和所述衬底之间的介电层，其中，所述介电层布置为沿着所述衬底的侧壁。在一些实施例中，所述介电层垂直地延伸至所述浮置栅极的最底表面之下。在一些实施例中，所述突出物布置在所述介电层和所述隔离结构之间。在一些实施例中，所述源极区和所述漏极区通过所述衬底的包括沟道区的部分分离；以及所述浮置栅极围绕所述衬底的包括所述沟道区的部分的多个表面。在一些实施例中，所述突出物具有有角度的侧壁，从而随着与所述浮置栅极的下表面的距离的增加而减小所述突出物的宽度。在一些实施例中，所述浮置栅极沿着所述浮置栅极的外侧壁的高度大于所述浮置栅极的中心处的高度。在一些实施例中，闪速存储器结构还包括：布置在所述衬底的上表面上方晶体管器件，其中，所述浮置栅极布置在所述衬底的凹进表面上方，所述凹进表面通过所述衬底的侧壁耦合至所述衬底的上表面；以及浮置栅极材料的剩余物布置为沿着所述衬底的侧壁。

在实施例中，闪速存储器结构还包括：设置在通过所述衬底的侧壁所限定的沟槽内的多个隔离结构，其中，所述源极区和所述漏极区沿着第一方向分离并且所述浮置栅极沿着第二方向设置在所述多个隔离结构之间，其中，所述第二方向垂直于所述第一方向。

在实施例中，所述多个隔离结构的最上表面高于所述浮置栅极的底面并低于所述浮置栅极的顶面。

在实施例中，闪速存储器结构还包括：布置在所述浮置栅极和所述衬底之间的介电层，其中，所述介电层布置为沿着所述衬底的侧壁。

在实施例中，所述介电层垂直地延伸至所述浮置栅极的最底表面之下。

在实施例中，所述突出物布置在所述介电层和所述隔离结构之间。

在实施例中，所述源极区和所述漏极区通过所述衬底的包括沟道区的部分分离；以及所述浮置栅极围绕所述衬底的包括所述沟道区的部分的多个表面。

在实施例中，所述突出物具有有角度的侧壁，从而随着与所述浮置栅极的下表面的距离的增加而减小所述突出物的宽度。

在实施例中，所述浮置栅极沿着所述浮置栅极的外侧壁的高度大于所述浮置栅极的中心处的高度。

在实施例中，闪速存储器结构还包括：布置在所述衬底的上表面上方晶体管器件，其中，所述浮置栅极布置在所述衬底的凹进表面上方，所述凹进表面通过所述衬底的侧壁耦合至所述衬底的上表面；以及其中，浮置栅极材料的剩余物布置为沿着所述衬底的侧壁。在其他实施例中，本公开涉及闪速存储器结构。一种闪速存储器结构包括：源极区和漏极区，设置在衬底内并且沿着第一方向通过沟道区分离；多个隔离结构，设置在通过所述衬底的侧壁所限定的沟槽内，其中，所述多个隔离结构沿着与所述第一方向垂直的第二方向分离；控制栅极，设置在所述沟道区上方；以及浮置栅极，垂直地布置在所述控制栅极和所述沟道区之间并且水平地布置在所述多个隔离结构之间，其中，所述浮置栅极延伸至通过所述衬底的侧壁所限定的沟槽内。在一些实施例中，所述浮置栅极具有限定从所述浮置栅极的下表面垂直地向外延伸的突出物的侧壁。在一些实施例中，所述突出物具有相对侧壁，其中，所述相对侧壁定向为关于水平面的不同侧壁角度。在一些实施例中，闪速存储器结构还包括：布置在所述浮置栅极和所述衬底之间的第一介电层，其中，所述第一介电层布置为沿着所述衬底的侧壁。在一些实施例中，所述第一介电层垂直地延伸至所述浮置栅极的最底表面之下。在一些实施例中，所述浮置栅极布置为直接位于所述第一介电层和所述隔离结构之间。

在实施例中，所述浮置栅极具有限定从所述浮置栅极的下表面垂直地向外延伸的突出物的侧壁。

在实施例中，所述突出物具有相对侧壁，其中，所述相对侧壁定向为关于水平面的不同侧壁角度。

在实施例中，闪速存储器结构还包括：布置在所述浮置栅极和所述衬底之间的第一介电层，其中，所述第一介电层布置为沿着所述衬底的侧壁。

在实施例中，所述第一介电层垂直地延伸至所述浮置栅极的最底表面之下。

在实施例中，所述浮置栅极布置为直接位于所述第一介电层和所述隔离结构之间。

在又一些实施例中，本公开涉及形成闪速存储器结构的方法。方法包括：在衬底上方形成保护层；将多个沟槽形成为延伸穿过所述保护层以到达所述衬底内；在所述保护层上方和所述多个沟槽内形成隔离层；在所述隔离层上方形成牺牲掩模层；去除所述牺牲掩模层和所述隔离层的多部分，其中，所述牺牲掩模层的剩余物具有最外侧壁，所述最外侧壁通过所述隔离层与限定所述多个沟槽的所述保护层的侧壁分离；选择性地蚀刻介于所述牺牲掩模层和所述保护层的侧壁之间的所述隔离层，以形成沿着所述多个沟槽的边缘的凹坑；去除所述保护层以限定所述浮置栅极凹槽；以及在所述浮置栅极凹槽和所述凹坑内形成浮置栅极材料。在一些实施例中，方法还包括：在去除所述保护层之后执行热氧化工艺，其中，所述热氧化工艺形成沿着限定所述凹坑的所述衬底的侧壁的氧化物。在一些实施例中，方法还包括：蚀刻所述浮置栅极材料以减小所述浮置栅极材料的厚度并且限定多个浮置栅极。在一些实施例中，所述凹坑延伸穿过所述保护层以到达所述衬底内。

在实施例中，方法还包括：在去除所述保护层之后执行热氧化工艺，其中，所述热氧化工艺形成沿着限定所述凹坑的所述衬底的侧壁的氧化物。

在实施例中，方法还包括：蚀刻所述浮置栅极材料以减小所述浮置栅极材料的厚度并且限定多个浮置栅极。

在实施例中，所述凹坑延伸穿过所述保护层以到达所述衬底内。

上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。