具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现主题提供的不同特征。下面描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括在使用或操作过程中器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

除非上下文清楚地表明，否则单数“一”，“一个”和“该”旨在也包括复数形式。应当进一步理解，当在本发明中使用术语“包括”和/或“包含”，或“包括”和/或“包括”或“具有”和/或“有”时，指定阐述的部件、区域、整数、步骤、操作、元件、和/或组件的存在，但不排除附加的一个或多个其他部件、区域、整数、步骤、操作、元件、组件和/或它们的组的存在。

应当理解，当将一个元件称为位于另一元件“上”时，该元件可以直接位于另一元件上或者在该元件和另一元件之间可以存在插入的元件。相反，当将一个元件称为直接位于另一元件“上”时，则不存在插入元件。如本文中所使用的，术语“和/或”包括一个或多个所列举的相关物质的任何和所有组合。

除非另有规定，本文使用的所有术语(包括技术术语和科学术语)具有如本发明所属领域的普通技术人员通常理解的相同的含义。还应该理解，除非本文清楚地限定，否则，诸如常用的字典中限定的那些的术语应该被理解为具有与其在相关领域和本发明的内容中的意思一致的意思，并且不应该以理想化和过于正式的形式来解释。

图1至图9是根据本发明的一些实施例在各个阶段处的用于制造半导体结构的方法的截面图。

参考图1。形成了一种半导体结构。半导体结构包括：衬底110、栅极结构121和123，以及至少一个源漏结构130。栅极结构121和123位于衬底110上。源漏结构130位于衬底110上并且源漏结构130邻近于栅极结构121和123。换句话说，源漏结构130位于栅极结构121和123之间。需要注意的是，栅极结构121和123的数量和源漏结构130的数量是说明性的，并且不应该限制本发明的各种实施例。可以根据实际情况决定栅极结构121和123的数量以及源漏结构130的数量。

在一些实施例中，例如，衬底110可以由半导体材料制成并且在衬底110中可以包括梯度层(Graded layer)或者掩埋氧化物。在一些实施例中，衬底110包括块状硅，块状硅可以是未掺杂或者掺杂的(例如，P型、N型或者它们的组合物)。可以使用用于半导体器件形成的其它合适的材料。例如，可以可选的使用锗、石英、蓝宝石以及玻璃用于衬底110。或者，衬底110可以是绝缘体上半导体(SOI)的有源层衬底或者多层结构，多层结构诸如形成在块状硅层上的硅锗层。

在一些实施例中，栅极介电层、扩散阻挡层、金属层、块层、润湿层以及填充金属的至少一个堆叠件形成至少一个栅极结构121和123。换句话说，至少一个栅极结构121和123可以包括栅极介电层、扩散阻挡层、金属层、块层、润湿层以及填充金属的堆叠件。

在一些实施例中，栅极介电层包括界面层(IL，栅极介电层的下部)，界面层是介电层。在一些实施例中，IL包括氧化物层(诸如氧化硅层)，IL可以通过衬底110的热氧化、化学氧化或沉积步骤形成。栅极介电层也可以包括高k介电层(栅极介电层的上部)，高k介电层包括高k介电材料，高k介电材料诸如氧化铪、氧化镧、氧化铝或者它们的组合。高k介电材料的介电常数(k值)高于约3.9，并且高k介电材料的介电常数是可以高于约7，以及有时高k介电材料的介电常数高达约21或者更高。高k介电层覆盖IL并且高k介电层可以接触IL。

在一些实施例中，扩散阻挡层包括TiN、TaN，或它们的组合。例如，扩散阻挡层可以包括TiN层(扩散阻挡层的下部)和位于TiN层之上的TaN层(扩散阻挡层的上部)。

当栅极结构121和123的其中一个形成n型金属氧化物半导体(MOS)器件时，金属层与扩散阻挡层接触。例如，在扩散阻挡层包括TiN层和TaN层的实施例中，金属层可以与TaN层物理接触。在栅极结构121和123的其中一个形成p型MOS器件的其它实施例中，在TaN层(在扩散阻挡层中)和上方的金属层之间形成附加的TiN层，并且附加的TiN层与TaN层和上方的金属层接触。附加的TiN层提供适用于pMOS器件的功函数，pMOS器件的功函数高于中间禁带(mid-gap)功函数(约4.5eV)，中间禁带功函数是硅的价带和导带的中间值。高于中间禁带功函数的功函数称为p功函数，并且对应的具有p功函数的金属称为p金属。

金属层提供适用于nMOS器件的功函数，nMOS器件的功函数低于中间禁带功函数。低于中间禁带功函数的功函数称为n功函数，并且对应的具有n功函数的金属可以称为n金属。在一些实施例中，金属层是n金属，其具有的功函数低于约4.3eV。金属层的功函数也可以在从约3.8eV至约4.6eV范围内。根据一些实施例，金属层可以包括钛铝(TiAl)(其可以包括其它元素，或不含其它元素或基本不含其他元素)。形成金属层可以通过物理汽相沉积(PVD)实现。根据本发明的一些实施例，在室温(例如，从约20℃至约25℃)下形成金属层。在其它实施例中，在高于室温的高温下形成金属层，例如，高于约200℃。

在一些实施例中，块层可以包括TiN。块层可以使用原子层沉积(ALD)形成。

在填充金属的回流期间，润湿层具有粘附(以及润湿)随后形成的填充金属的能力。在一些实施例中，润湿层是钴层，润湿层可以使用原子层沉积(ALD)或者化学汽相沉积(CVD)形成。

填充金属可以包括铝、铝合金(例如，钛铝)、钨，或铜，填充金属也可以使用物理汽相沉积(PVD)、化学汽相沉积(CVD)等形成。填充金属可以回流。润湿层的形成提高了填充金属对下面的层的润湿性。

源漏结构130可以通过沉积杂质进入至少一个有源半导体鳍形成，例如，源漏结构130通过使用光刻技术图案化和蚀刻衬底110形成。在一些实施例中，生成的MOS器件是nMOS器件，可以在源漏结构130中掺杂诸如磷或砷的n型杂质。在一些其它实施例中，生成的MOS器件是pMOS器件，可以在源漏结构130中掺杂诸如硼或BF₂的p型杂质。

可选的，例如，可以通过外延生长形成源漏结构130。在一些实施例中，源漏结构130可以用作源漏应激源以加强半导体器件的载流子迁移和器件性能。可以使用环状沉积和蚀刻(CDE)工艺形成源漏结构130。CDE工艺包括外延沉积/部分蚀刻工艺并且外延沉积/部分蚀刻工艺至少重复一次。

在一些实施例中，生成的MOS器件是nMOS器件，源漏结构130可以是n型外延结构。在一些实施例中，生成的MOS器件是pMOS器件，源漏结构130可以是p型外延结构。n型外延结构可以由包括SiP、SiC、SiPC、Si、III-V族化合物半导体材料或它们的组合制成，p型外延结构可以由SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料或它们的组合制成。在形成n型外延结构期间，可以随着外延的进行来掺杂诸如磷或砷的n型杂质。例如，当n型外延结构包括SiP或SiC时，掺杂n型杂质。此外，在形成p型外延结构期间，可以随着外延的进行来掺杂诸如硼或BF₂的p型杂质。例如，当p型外延结构包括SiGe时，掺杂p型杂质。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延，和/或其他合适的工艺。源漏结构130可以是原位掺杂。如果源漏结构130不是原位掺杂，那么将执行第二注入工艺(例如，结注入工艺)以掺杂该源漏结构130。可执行一个或多个退火工艺以激活源漏结构130。退火工艺包括快速热退火(RTA)和/或激光退火工艺。

此外，间隔件141位于栅极结构121的侧壁上，并且间隔件143位于栅极结构123的侧壁上。在一些实施例中，至少一个间隔件140和143包括一层或多层，该一层或多层包括氮化硅、氮氧化硅、氧化硅，或其它介电材料。可用的形成方法包括等离子增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次大气压化学汽相沉积(SACVD)，以及其它沉积方法。

参考图2。介电层150形成在栅极结构121和123以及源漏结构130上，并且至少部分的介电层150位于栅极结构121和123之间并且位于源漏结构130上。介电层150是层间介电(ILD)层。介电层150由介电材料制成，该介电材料是诸如氧化硅、氮化硅、氮氧化硅，或它们的组合。在一些实施例中，介电层150由低k介电材料制成以改善电阻电容(RC)延迟。该低k介电材料的介电常数低于二氧化硅(SiO₂)的介电常数。降低介电材料的介电常数的一种方法是导入碳(C)原子或氟(F)原子。例如，在SiO₂(κ＝3.9)中，导入C原子以形成掺杂氢化碳的氧化硅(SiCOH)(κ介于2.7和3.3之间)和导入F原子以形成氟硅酸盐玻璃(FSG)(κ介于3.5和3.9之间)减小了其介电常数。在一些实施例中，例如，低k介电材料是掺杂纳米孔碳的氧化物(CDO)、黑钻石(BD)、基于苯并环丁烯(BCB)的聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚芳醚(PAE)、掺杂氮的类金刚石碳(DLC)或它们的组合。例如，介电层150可以通过化学汽相沉积(CVD)、旋涂或它们的组合形成。

如图2和图3中示出的，通过去除工艺去除位于栅极结构121和123上方的介电层150。在一些实施例中，通过化学机械抛光(CMP)工艺去除部分的介电材料150。在CMP工艺后，剩余的介电层150位于源漏结构130上并且剩余的介电层150位于栅极结构121和123之间。

参考图4。去除剩余的介电层150的上部，使得介电层150、栅极结构121和123，以及间隔件141和143形成凹槽151。通过凹槽151暴露至少部分的间隔件141和143。通过蚀刻工艺来去除介电层150的顶部。介电层150的蚀刻可以是干法蚀刻，干法蚀刻诸如反应离子蚀刻(RIE)、等离子体增强(PE)蚀刻，或电感耦合等离子体(ICP)蚀刻。在一些实施例中，当介电层150由氧化硅制成时，可以使用基于氟的RIE以形成凹槽151。例如，用于干法蚀刻介电层150的气体蚀刻剂是CF₄/O₂。

更具体地，凹槽151的深度在约至的范围内。本发明的实施例不限制于此。

参考图5。保护层160形成在栅极结构121和123的顶面、凹槽151的至少一个侧壁(即，至少部分的暴露的间隔件141和143)，以及凹槽151的底面(即，在源漏结构130上的介电层150的顶面)上。例如，保护层160可包括氮化硅、氮氧化硅等。可以使用原子层沉积(ALD)、其它合适的方法，或它们的组合形成保护层160。

在图6中，在栅极结构121和123、保护层160，以及介电层150上形成介电层170。介电层170是层间介电(ILD)层。介电层170由介电材料制成，该介电材料是诸如氧化硅、氮化硅、氮氧化硅，或它们的组合。在一些实施例中，介电层170由低k介电材料制成以改善电阻电容(RC)延迟。该低k介电材料的介电常数低于二氧化硅(SiO₂)的介电常数。在一些实施例中，例如，低k介电材料是氢化碳掺杂氧化硅(SiCOH)、氟硅酸盐玻璃(FSG)、掺杂纳米孔碳的氧化物(CDO)、黑钻石(BD)、基于苯并环丁烯(BCB)的聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚芳醚(PAE)、掺杂氮的类金刚石碳(DLC)，或它们的组合。例如，介电层170可以通过化学汽相沉积(CVD)、旋涂，或它们的组合形成。

参考图6和图7。在介电层150和170中形成孔171以暴露源漏结构130，并且当形成孔171时，去除位于凹槽151的底面上的部分的保护层160。通过孔171暴露至少一部分的保护层160。通过光刻和蚀刻工艺形成孔171。光刻和蚀刻工艺包括应用光刻胶、曝光、显影、蚀刻以及去除光刻胶。例如，通过旋涂对介电层170施加光刻胶。然后预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝露于强光的图案。

例如，强光是波长为约436nm的G线、波长为约365nm的I线、波长为约248nm的氟化氪(KrF)准分子激光、波长为约193nm的氟化氩(ArF)准分子激光、波长为约157nm的氟化物(F₂)准分子激光，或它们的组合。曝光工具的最终透镜和光刻胶表面之间的间隙可以由液体介质填充，该液体介质的折射系数大于在曝光期间的液体介质的折射系数以增强光刻分辨率。暴露于光造成化学变化，允许一些光刻胶溶于显影剂。

然后，在显影之前可以实施曝光后烘烤(PEB)以助于减少由入射光的破坏性和相长干涉图案造成的驻波现象。然后对光刻胶施加显影剂以去除溶于显影剂中的一些光刻胶。然后硬烘烤剩余的光刻胶以凝固剩余的光刻胶。

蚀刻未通过保留的光刻胶保护的至少一部分的介电层170以形成孔171。介电层170的蚀刻可以是干法蚀刻，干法蚀刻诸如反应离子蚀刻(RIE)、等离子体增强(PE)蚀刻，或电感耦合等离子体(ICP)蚀刻。在一些实施例中，当介电层170由氧化硅制成时，可以使用基于氟的RIE以形成孔171。例如，用于干法蚀刻介电层170的气体蚀刻剂是CF₄/O₂。

例如，在形成孔171之后，通过等离子体灰化、剥离，或它们的组合将光刻胶从介电层170去除。等离子体灰化使用等离子体源以生成单原子活性物质，单原子活性物质诸如氧或氟。活性物质与光刻胶结合以形成用真空泵去除的灰。剥离中使用诸如丙酮或酚类溶剂的光刻胶剥离剂以从介电层170去除光刻胶。

此外，在形成孔171后，至少一部分剩余的介电层150位于孔171的侧壁上。更具体地，在孔171的侧壁上的部分的剩余介电层150位于栅极结构121和123的侧壁上的间隔件141和143上。

参考图8，导电层180过量填充孔171。导电层180由金属制成，该金属是诸如铜(Cu)、铝(Al)、钨(W)、镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钽(Ta)或它们的组合。例如，导电层180通过电化学沉积、物理汽相沉积(PVD)、化学汽相沉积(CVD)，或它们的组合形成。

然后，如图8和图9中示出的，去除位于孔171外侧的过量的导电层180。位于孔171外侧的过量的导电层180通过去除工艺去除。在一些实施例中，超载荷的导电层180通过化学机械抛光(CMP)工艺来去除。在一些实施例中，例如，当导电层180由铜(Cu)制成时，CMP研磨浆由悬浮磨料粒子、氧化剂以及腐蚀抑制剂的混合剂制成，并且CMP研磨浆是酸性的。在CMP工艺后，在孔171中形成导体181(导电层180)。导体181电连接至源漏结构130，并且保护层160位于导体181和间隔件141之间同时保护层160位于导体181和间隔件143之间。

根据本发明的另一个方面，提供了一种半导体结构100。半导体结构100包括衬底100、栅极结构121和123、间隔件141和143、至少一个源漏结构130、至少一个导体181、以及至少一个保护层160。栅极结构121和123位于衬底110上。间隔件141位于栅极结构121的至少一个侧壁上，并且间隔件143位于栅极结构123的至少一个侧壁上。源漏结构130位于衬底110上并且源漏结构130邻近于间隔件141和143，同时源漏结构130位于间隔件141和143之间。导体181电连接至源漏结构130。保护层160位于导体181和间隔件141之间并且保护层160位于导体181和间隔件143之间，同时保护层160位于栅极结构121和123的顶面上。

更具体地，保护层160由介电材料制成，该介电材料是诸如氮化硅、氮氧化硅，或它们的组合。本发明的实施例不限制于此。

更具体地，位于间隔件141和导体181之间的保护层160的部分的顶面和底面之间的距离在约至的范围内。位于间隔件143和导体181之间的保护层160的部分的顶面和底面之间的距离在约至的范围内。本发明的实施例不限制于此。

半导体结构100还包括介电层170。介电层170至少位于保护层160上并且具有至少在介电层170中的开口O。通过开口O暴露源漏结构130，并且至少部分的导体181位于开口O中。导体181至少通过开口O电连接至源漏结构130。此外，保护层160不位于介电层170的开口O中，并且保护层160位于介电层170和栅极结构121之间，同时保护层160位于介电层170和栅极结构123之间。

半导体结构100还包括介电层150。介电层150位于导体181和间隔件141之间并且介电层150位于导体181和间隔件143之间。保护层160位于介电层150上方。即，介电层150位于保护层160和源漏结构130之间。

源漏结构130可以包括至少一个源漏应激源。本发明的实施例不限制于此。

在形成孔171期间保护层160可以保护间隔件141和143免于被过度蚀刻。因此，在形成导体181后，在不会引起短路故障和/或泄漏问题情况下，导体181可以与栅极结构121和123电隔离。因为具有保护层160，在光刻和蚀刻工艺上不施加重负载情况下器件尺寸可以进一步减小，并且因此可以提升器件性能。此外，可以降低覆盖和图案化负载的需求。此外，保护层60可以放大工艺窗口用于接触孔的形成同时在半导体器件制造工艺中提高在线控制。因此，可以提升在制造半导体器件中的可靠性和/或产率。

根据本发明的一些实施例，一种半导体结构，包括：衬底、至少一个第一栅极结构、至少一个第一间隔件、至少一个源漏结构、至少一个导体，以及至少一个保护层。第一栅极结构位于衬底上。第一间隔件位于第一栅极结构的至少一个侧壁上。源漏结构邻近于第一间隔件。导体电连接至源漏结构。保护层位于导体和第一间隔件之间并且保护层位于第一栅极结构的顶面上。

根据本发明的一些实施例，一种半导体结构，包括：衬底、至少一个栅极结构、至少一个间隔件、至少一个源漏结构、至少一个第一介电层，以及至少一个保护层。栅极结构位于衬底上。间隔件位于栅极结构的至少一个侧壁上。源漏结构位于衬底上。第一介电层至少位于栅极结构上并且在第一介电层中具有开口，同时通过开口暴露源漏结构。导体至少通过开口电连接至源漏结构。保护层位于导体和间隔件之间并且保护层位于第一介电层和栅极结构之间。

根据本发明中的一些实施例，一种用于制造半导体结构的方法，包括以下步骤。在至少一个源漏结构上并且在至少一个第一栅极结构和至少一个第二栅极结构之间形成第一介电层。去除第一介电层的上部，使得第一介电层、第一栅极结构以及第二栅极结构形成凹槽；至少在凹槽的至少一个侧壁上形成保护层。在第一栅极结构、第二栅极结构、保护层以及第一介电层上形成第二介电层。在第一介电层和第二介电层中形成孔。在孔中形成导体，其中，导体电连接至源漏结构。

根据本发明的实施例，一种半导体结构，包括：衬底；至少一个第一栅极结构，位于衬底上；至少一个第一间隔件，位于第一栅极结构的至少一个侧壁上；至少一个源漏结构，邻近于第一间隔件；至少一个导体，电连接至源漏结构；以及至少一个保护层，位于导体和第一间隔件之间并且位于第一栅极结构的顶面上。

根据本发明的实施例，保护层由氮化硅、氮氧化硅或它们的组合制成。

根据本发明的实施例，还包括：至少一个第二栅极结构，位于衬底上；以及至少一个第二间隔件，位于第二栅极结构的至少一个侧壁上，其中，源漏结构位于第一间隔件和第二间隔件之间。

根据本发明的实施例，保护层还位于导体和第二间隔件之间，并且保护层位于第二栅极结构的顶面上。

根据本发明的实施例，还包括：第一介电层，位于导体和第一间隔件之间并且位于保护层和源漏结构之间。

根据本发明的实施例，还包括：第二介电层，至少位于保护层上，在第二介电层中具有开口，其中，至少一部分的导体位于开口中。

根据本发明的实施例，第一介电层和第二介电层由基本上相同的材料制成。

根据本发明的实施例，保护层和第一介电层由不同的材料制成。

根据本发明的实施例，一种半导体结构，包括：衬底；至少一个栅极结构，位于衬底上；至少一个间隔件，位于栅极结构的至少一个侧壁上；至少一个源漏结构，位于衬底上；至少一个第一介电层，至少位于栅极结构上并且在至少一个第一介电层中具有开口，其中，通过开口暴露源漏结构；至少一个导体，至少通过开口电连接至源漏结构；以及至少一个保护层，位于导体和间隔件之间并且位于第一介电层和栅极结构之间。

根据本发明的实施例，保护层不位于第一介电层的开口中。

根据本发明的实施例，还包括：位于导体和间隔件之间的第二介电层，其中保护层位于第二介电层上方。

根据本发明的实施例，保护层和第二介电层由不同的材料制成。

根据本发明的实施例，保护层由氮化硅、氮氧化硅或它们的组合制成。

根据本发明的实施例，一种制造半导体结构的方法，方法包括：在至少一个源漏结构上并且在至少一个第一栅极结构和至少一个第二栅极结构之间形成第一介电层；去除第一介电层的上部，使得第一介电层、第一栅极结构以及第二栅极结构形成凹槽；至少在凹槽的至少一个侧壁上形成保护层；在第一栅极结构、第二栅极结构、保护层以及第一介电层上形成第二介电层；在第一介电层和第二介电层中形成孔以暴露源漏结构；以及在孔中形成导体，其中导体电连接至源漏结构。

根据本发明的实施例，形成孔在孔的侧壁上剩余部分的第一介电层。

根据本发明的实施例，在孔的侧壁上的部分的第一介电层留在第一栅极结构和第二栅极结构的至少一个的至少一个间隔件上。

根据本发明的实施例，形成保护层将保护层至少形成在第一栅极结构和第二栅极结构的其中一个的间隔件上。

根据本发明的实施例，形成保护层还在凹槽的底面上形成部分的保护层；以及其中，形成孔在凹槽的底面上去除部分的保护层。

根据本发明的实施例，形成保护层还在第一栅极结构和第二栅极结构的至少一个上形成部分的保护层。

根据本发明的实施例，保护层由氮化硅、氮氧化硅或它们的组合制成。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。