具体实施方式

由背景技术可知，垂直全包围栅极晶体管的沟道在垂直于衬底表面法线的方向上延伸，相应的所述垂直全包围栅极晶体管中源极和漏极在纵向上排布，能够提高半导体结构的面积利用效率，有利于缩小半导体结构实现更进一步的特征尺寸缩小。通常鳍式场效应晶体管(FinFET)以及横向全包围栅级晶体管(LGAA)中，先形成占据空间位置的伪栅结构，然后去除伪栅结构，在原先伪栅结构的位置处形成栅极开口，然后在栅极开口中形成栅极结构，若垂直全包围栅极晶体管中的栅极结构也采用伪栅结构占据空间位置，在去除伪栅结构形成栅极开口的过程中，所述栅极开口的深宽比较高，伪栅结构易存在残留，导致后续形成的栅极结构形成在伪栅结构上，在半导体结构工作时，栅极结构不能直接对沟道进行控制，导致半导体结构的电学性能不佳。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括初始衬底、位于所述初始衬底上的第一掺杂材料层、位于所述第一掺杂材料层上的半导体材料层以及位于所述半导体材料层上的第二掺杂材料层；刻蚀所述第二掺杂材料层、半导体材料层以及第一掺杂材料层，形成多个分立的叠层结构，所述叠层结构包括第一掺杂层、位于所述第一掺杂层上的半导体柱以及位于所述半导体柱上的第二掺杂层；形成保形覆盖所述半导体柱以及第二掺杂层的栅极材料层；形成所述栅极材料层后，在所述半导体柱之间形成层间介质层，所述层间介质层的顶面低于所述第二掺杂层的底面；对所述层间介质层露出的所述栅极材料层进行一次或多次原子层刻蚀处理，形成栅极结构，所述原子层刻蚀处理包括：在露出所述层间介质层的所述栅极材料层的表面形成有机物层，去除所述有机物层。

本发明实施例所提供的半导体结构的形成方法，对露出所述层间介质层的所述栅极材料层进行一次或多次原子层刻蚀处理，形成栅极结构，所述原子层刻蚀处理包括：在露出所述层间介质层的所述栅极材料层的表面形成有机物层，通常栅极材料层中，最表面的原子与内层原子的键能小于内层原子之间的键能，所述有机物层中具有自由基(radical)，自由基带有能与所述栅极材料层反应的元素，使得栅极材料层最表面的原子与内层原子的键能进一步的减小，在去除所述有机物层的过程中，能够剥离所述栅极材料层最表面的原子，如此，在原子层刻蚀处理的过程中，被所述层间介质层覆盖的所述栅极材料层所受损伤较小，经过多次原子层刻蚀处理后，能够去除露出所述层间介质层的栅极材料层，且所述栅极结构具有较好的形成质量，进而能够提高半导体结构的电学性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

图1至图10是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括初始衬底100、位于所述初始衬底100上的第一掺杂材料层101、位于所述第一掺杂材料层101上的半导体材料层102以及位于所述半导体材料层102上的第二掺杂材料层103。

所述初始衬底100为后续形成半导体结构提供工艺平台。

本实施例中，初始衬底100的材料为硅。在其他实施例中，初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，初始衬底还能够为绝缘体上的硅或者绝缘体上的锗。

所述第一掺杂材料层101为后续形成第一掺杂层做准备。

本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，PMOS晶体管工作时，沟道中载流子为空穴，当所述沟道的晶格结构受到压缩应力时，所述空穴的迁移速度就会变快，可提高PMOS晶体管的电学性能，第一掺杂材料层101的材料为掺杂P型离子的锗化硅。具体的，P型离子包括B、Ga或In。

其他实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，NMOS晶体管工作时，沟道中载流子为电子，当所述沟道的晶格结构受到压缩应力时，所述电子的迁移速度就会变快，可提高NMOS晶体管的电学性能，第一掺杂材料层的材料相应为掺杂N型离子的碳化硅或磷化硅。具体的，N型离子包括P、As或Sb。

半导体材料层102用于为后续形成半导体柱做准备。

本实施例中，半导体材料层102的材料为硅。在其他实施例中，半导体材料层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓铟砷。

第二掺杂材料层103用于为后续形成第二掺杂层做准备。

本实施例中，所述半导体结构用于形成PMOS晶体管，PMOS晶体管工作时，沟道中载流子为空穴，当所述沟道的晶格结构受到压缩应力时，所述空穴的迁移速度就会变快，可提高PMOS晶体管的电学性能，第二掺杂材料层103的材料为掺杂P型离子的锗化硅。具体的，P型离子包括B、Ga或In。

其他实施例中，半导体结构用于形成NMOS晶体管，NMOS晶体管工作时，沟道中载流子为电子，当所述沟道的晶格结构受到压缩应力时，所述电子的迁移速度就会变快，可提高NMOS晶体管的电学性能，第二掺杂材料层103的材料相应为掺杂N型离子的碳化硅或磷化硅。具体的，N型离子包括P、As或Sb。

需要说明的是，所述第二掺杂材料层103上还形成有掩膜层104。

所述掩膜层104作为后续刻蚀所述第二掺杂材料层103、半导体材料层102以及第一掺杂材料层101，形成叠层结构的刻蚀掩膜，所述叠层结构包括第一掺杂层、位于所述第一掺杂层上的半导体柱以及位于所述半导体柱上的第二掺杂层。

具体的，所述掩膜层104的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述掩膜层104的材料为氮化硅。

参考图2，刻蚀所述第二掺杂材料层103、半导体材料层102以及第一掺杂材料层101，形成多个分立的叠层结构，所述叠层结构包括第一掺杂层105、位于所述第一掺杂层105上的半导体柱106以及位于所述半导体柱106上的第二掺杂层107。

所述叠层结构为后续形成的全包围栅极结构做准备。

具体的，在半导体结构工作时，所述半导体柱106用于作为沟道，所述第一掺杂层105和第二掺杂层107用作半导体柱106的源漏掺杂层，为沟道提供应力，提高沟道中载流子的迁移速率。

本实施例中，以所述掩膜层104为掩膜采用干法刻蚀工艺刻蚀所述第二掺杂材料层103、半导体材料层102以及第一掺杂材料层101，形成分立的叠层结构。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述叠层结构的形貌满足工艺需求，且通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀第二掺杂材料层103、半导体材料层102以及第一掺杂材料层101，简化了工艺步骤。

需要说明的是，所述半导体结构的形成方法还包括：形成所述叠层结构后，刻蚀部分厚度的所述初始衬底100，形成衬底108和位于所述衬底108上的鳍部109。所述第一掺杂层105、第二掺杂层107以及半导体柱106，位于所述鳍部109上，后续在所述鳍部109以及第一掺杂层105之间的衬底108上形成隔离层，所述隔离层的厚度较大，更有利于电隔离后续形成的相邻器件。其他实施例中，形成所述叠层结构的步骤中，还可以以所述初始衬底的顶部为刻蚀停止位置，相应的形成所述叠层结构后不刻蚀所述初始衬底。

参考图3和图4，形成保形覆盖所述半导体柱106以及第二掺杂层107的栅极材料层110(如图4所示)。

所述栅极材料层110为后续形成栅极结构做准备。

本实施例中，所述栅极材料层110的材料为镁钨合金。其他实施例中，栅极材料层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。

本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极材料层110。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在所述半导体柱106以及第二掺杂层107上化学吸附并发生表面反应的沉积工艺。通过原子层沉积工艺，所述栅极材料层110以原子层的形式形成于所述半导体柱106以及第二掺杂层107的表面，因此有利于提高沉积速率的均匀性以及厚度均一性，使得所述栅极材料层110具有良好的形成质量；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低晶圆变形(Wafer Distortion)、器件性能偏移的概率。其他实施例中，还可以采用化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成所述栅极材料层。

本实施例中，采用原子层沉积工艺形成所述栅极材料层110的步骤中，采用的反应物包括栅极材料层110的前驱体。采用栅极材料层110的前驱体在所述半导体柱106以及第二掺杂层107的表面形成栅极材料层110的步骤中，原子层沉积的栅极材料层110的前驱体在腔室中快速固化成栅极材料层110。

具体的，所述栅极材料层110的前驱体包括钨的前驱体，相应的所述栅极材料层110包括钨。

本实施例中，所述半导体结构的形成方法还包括：形成所述鳍部109后，形成所述栅极材料层110前，在所述鳍部109和所述第一掺杂层105露出的所述衬底108上形成隔离层111，所述隔离层111的顶面高于所述鳍部109的顶面，且低于或齐平于所述第一掺杂层105的顶面。

所述隔离层111的顶面高于所述鳍部109的顶面，且低于或齐平于所述第一掺杂层105的顶面，也就是说所述隔离层111覆盖部分所述第一掺杂层105的侧壁或者覆盖所述第一掺杂层105的全部侧壁，能够较好的电隔离相邻器件。此外，所述隔离层111还完全露出所述半导体柱106，使得后续形成的栅极材料层能够完全覆盖所述半导体柱106的侧壁，相应的后续形成的栅极结构能够完全覆盖半导体柱106的侧壁，能够对沟道具有较高的控制力。

其他实施例中，所述隔离层还可以覆盖所述第一掺杂层的侧壁，相应的形成所述栅极材料层的步骤中，所述栅极材料层未覆盖在所述第一掺杂层的侧壁上。

本实施例中，所述隔离层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层111的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离相邻器件的作用。

需要说明的是，形成所述栅极材料层110的步骤中，所述栅极材料层110形成在露出所述隔离层111的所述叠层结构上。

具体的，所述栅极材料层110覆盖半导体柱106、第二掺杂层107、所述掩膜层104，部分所述第一掺杂层105的侧壁，以及所述隔离层111的表面。

需要说明的是，所述半导体结构的形成方法还包括：在形成所述隔离层111后，形成所述栅极材料层110前，在所述叠层结构以及所述叠层结构露出的所述隔离层111上形成栅介质材料层(图中未示出)；去除所述隔离层111表面以及所述叠层结构正上方的所述栅介质材料层，剩余的位于所述叠层结构侧壁上的所述栅介质材料层作为栅介质层112。

后续对所述栅极材料层110进行一次或多次原子层刻蚀处理，形成包围所述半导体柱侧壁的栅极结构，栅介质层112用于将半导体柱106和栅极结构电隔离。

本实施例中，栅介质层112的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al₂O₃中的一种或几种。

本实施例中，采用原子层沉积工艺形成所述栅介质材料层，其他实施例中，还可以采用有机金属化学气相沉积法(metal-organic chemical vapor deposition，MOCVD)形成所述栅介质材料层。

具体的，形成所述栅介质材料层的步骤中，所述栅介质材料层还形成在所述掩膜层104的顶壁和侧壁上；去除所述隔离层111表面以及所述叠层结构正上方的所述栅介质材料层的步骤中，去除所述掩膜层104顶部的所述栅介质材料层。

参考图5至图7，形成所述栅极材料层110后，在所述半导体柱106之间形成层间介质层113(如图7所示)，所述层间介质层113的顶面低于所述第二掺杂层107的底面。

所述层间介质层113露出待去除的所述栅极材料层110，后续去除露出所述层间介质层113的栅极材料层110的步骤中，被层间介质层113覆盖的所述栅极材料层110作为栅极结构。此外，所述层间介质层113还用于电隔离相邻器件。

本实施例中，所述层间介质层113的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。

具体的，所述层间介质层113的形成步骤包括：

如图5所示，形成覆盖所述栅极材料层110的层间材料膜114，所述层间材料膜114的顶面高于所述栅极材料层110的顶面。

本实施例中，所述层间材料膜114的材料包括倍半氧硅氢化物(hydrogen silsesquioxane，HSQ)，倍半氧硅氢化物是一种无机旋涂式玻璃(inorganic spin-on glass)材质，具有不需经过回蚀刻处理就可以达成较佳的平坦度的特性，从而形成的层间材料膜114顶面的平坦度较高，且倍半氧硅氢化物经电子束固化(Electron Beam Curing)后可以转化成二氧化硅，有利于提高后续形成的层间材料层的平坦度，相应的后续回刻蚀部分厚度的所述层间材料层，形成的层间介质层的顶面平坦度较高，有利于使得后续形成在各个所述叠层结构侧壁上的所述栅极结构在衬底108表面法线方向上的尺寸相同，有利于提高半导体结构性能的均一性。

本实施例中，采用旋涂工艺(spin coating)形成所述层间材料膜114。旋涂工艺具有工艺条件温和，操作简单等优势，在降低污染、节能、提高性价比等方便效果显著。

如图6所示，对所述层间材料膜114进行固化处理，形成层间材料层115。

层间材料层115为后续形成层间介质层做准备。

本实施例中，采用电子束固化处理(Electron Beam Curing，EBC)对所述层间材料膜114进行固化处理。电子束固化处理的过程中，高能电子束流射向倍半氧硅氢化物，引发倍半氧硅氢化物发生聚合、交联反应，形成氧化硅。

如图7所示，回刻蚀部分厚度的所述层间材料层115，剩余的所述层间材料层115作为层间介质层113。

回刻蚀部分厚度的所述层间材料层115，形成层间介质层113，所述层间介质层113露出部分所述栅极材料层110，后续过程中，去除露出所述层间介质层113的栅极材料层110，剩余的所述栅极材料层110作为栅极结构。

本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的所述层间材料层115，形成层间介质层113。采用干法刻蚀工艺，有利于精确控制所述层间材料层115的去除厚度，控制被所述层间介质层113覆盖的栅极材料层110的高度。

本实施例中，所述层间介质层113的材料为氧化硅，相应的干法刻蚀过程中采用刻蚀气体为HF气体。

参考图8至图10，对所述层间介质层113露出的所述栅极材料层110进行一次或多次原子层刻蚀处理，形成栅极结构116，所述原子层刻蚀处理包括：在露出所述层间介质层115的所述栅极材料层110的表面形成有机物层117，去除所述有机物层117。

对露出所述层间介质层113的所述栅极材料层110进行一次或多次原子层刻蚀处理，形成栅极结构116，所述原子层刻蚀处理包括：在露出所述层间介质层113的所述栅极材料层110的表面形成有机物层117，通常栅极材料层110中，最表面的原子与内层原子的键能小于内层原子之间的键能，所述有机物层117中具有自由基(radical)，自由基带有能与所述栅极材料层110侧壁反应的元素，使得栅极材料层110最表面的原子与内层原子的键能进一步的减小，在去除所述有机物层117的过程中，能够剥离所述栅极材料层110最表面的原子，如此，在原子层刻蚀处理的过程中，被所述层间介质层113覆盖的所述栅极材料层110所受损伤较小，经过多次原子层刻蚀处理后，能够去除露出所述层间介质层113的栅极材料层110，所述栅极结构116具有较好的形成质量，进而能够提高半导体结构的电学性能。

具体的，所述原子层刻蚀处理的步骤包括：

如图8所示，在露出所述层间介质层115的所述栅极材料层110的表面形成有机物层117。

有机物层117中具有自由基(radical)，自由基带有能与所述栅极材料层110反应的元素，所述有机物层117能够与露出所述层间介质层115的所述栅极材料层110的最表层的原子发生反应，使得栅极材料层110最表面的原子与内层原子的键能进一步的减小，便于后续去除所述有机物层117的过程中能够剥离栅极材料层110最表面的原子。

本实施例中，所述有机物层117的材料包括卤族元素。具体的，有机物层117的材料包括氯、溴和氟中一种或多种元素。

本实施例中，采用等离子体化学气相沉积工艺(plasma chemical vapordeposition，PCVD)在露出所述层间介质层115的所述栅极材料层110的表面形成有机物层117。等离子体化学气相沉积工艺具有良好的台阶覆盖性，能够控制有机物层117的沉积厚度，且能够使得硅化物阻挡材料层106的薄膜纯度较高。在其他实施例中，还可以采用原子层沉积工艺形成所述有机物层。

本实施例中，采用等离子体化学气相沉积工艺形成所述有机物层117的过程中，采用的反应气体为碳氟气体和碳氢氟气体中的一种或两种，以及HBr、Cl₂和HCl中的一种或多种。

具体的，所述碳氟气体包括：CF₄、C₄F₆、C₄F₈和C₅F₈中的一种或多种；碳氢氟气体包括：CH₂F₂和CHF₃中的一种或两种。

需要说明的是，所述栅极材料层110表面的所述有机物层117不宜过厚，也不宜过薄。若所述栅极材料层110表面的所述有机物层117过厚，需花费过多的工艺时间形成所述有机物层117，相应的在后续去除所述有机物层117的过程中，花费的工艺时间过长，不利于提高栅极结构的形成效率。若所述栅极材料层110表面的所述有机物层117过薄，所述栅极材料层110表面易存在未覆盖有机物层117的薄弱区(week point)，所述栅极材料层110最表面的原子不易与有机物层117充分接触，相应的，薄弱区的所述栅极材料层110最表面的原子与内层原子之间的键能不易被减小，经过多次原子层刻蚀处理后，薄弱区的所述栅极材料层110未被去除，导致栅极结构的形成质量较差。本实施例中，在栅极材料层110表面的所述有机物层117的厚度为0.5纳米至5纳米。例如，1纳米，2纳米，或3纳米。

需要说明的是，在露出所述层间介质层115的所述栅极材料层110的表面形成有机物层117的步骤中，所述有机物层117还形成在所述层间介质层113的顶面。

如图9所示，去除所述有机物层117。

本实施例中，采用各向异性的物理刻蚀工艺去除所述有机物层117。物理刻蚀工艺能够提供高速的离子，高速的离子物理性的去除所述有机物层117的同时，能够带走露出所述层间介质层113的所述栅极材料层110最表面的原子，从而达到去除露出所述层间介质层113的栅极材料层110，形成栅极结构的目的。

本实施例中，采用等离子带束刻蚀工艺(Plasma Ribbon Beam)进行所述各向异性的刻蚀工艺。等离子带束刻蚀工艺中的刻蚀离子对被刻蚀材料不具有选择性，且刻蚀方向性好。

采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，刻蚀离子包括He、Ar、Ne、Kr和Xe中的一种或多种。He、Ar、Ne、Kr和Xe均为惰性离子，在刻蚀所述有机物层117的过程中，所述刻蚀离子不易与层间介质层113的材料以及栅极材料层110的材料发生反应，使得所述腔室中不易存在杂质聚合物，不会对去除栅极材料层110表面的有机物层117造成干扰。

需要说明的是，采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，偏置电压不宜过大，也不宜过小。若所述偏置电压过大，对所述有机物层117的刻蚀速率过快，刻蚀过程的工艺控制性和反应速率均匀性较小，经过多次原子层刻蚀处理后易对所述层间介质层113造成损伤，相应的被所述层间介质层113覆盖的所述栅极材料层110易被误刻蚀，在半导体结构工作时，栅极结构116对沟道的控制能力不强，导致半导体结构的电学性能不佳。若所述偏置电压过小，易导致对所述有机物层117的刻蚀速率过慢，不易提高栅极结构116的形成效率。本实施例中，采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，偏置电压为50V至1000V。例如100V，200V，或500V。

需要说明的是，采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，腔室压强不宜过大，也不宜过小。若所述腔室压强过大，易导致刻蚀离子的速度较小，不具有各向异性，所述有机物层117不易被去除，相应的所述栅极材料层110最表面的所述原子不易被去除，导致露出所述层间介质层113的所述有机物层117不易被去除。若所述腔室压强过小，对所述有机物层117的刻蚀速率过快，刻蚀过程的工艺控制性和反应速率均匀性较小，经过多次原子层刻蚀处理后，易对所述层间介质层113造成损伤，相应的被所述层间介质层113覆盖的所述栅极材料层110易被误刻蚀，在半导体结构工作时，栅极结构116对沟道的控制能力不强，导致半导体结构的电学性能不佳。本实施例中，采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，腔室压强为5mTorr至1000mTorr，例如100mTorr，200mTorr或300mTorr。

需要说明的是，采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，刻蚀离子的入射方向与所述基底表面法线的夹角不宜过大，也不宜过小，具体的，与所述衬底100表面法线的夹角不宜过大也不宜过小。若所述夹角过小，相应的，刻蚀所述有机物层117的过程中，所述叠层结构顶部的所述栅极材料层110的去除速率过多的大于对所述叠层结构侧壁的所述栅极材料层110的刻蚀速率，在所述叠层结构顶部的所述栅极材料层110被去除后，易误损伤所述第二掺杂层107，在半导体结构工作时，第二掺杂层107不易给所述半导体柱106提供足够的应力，导致沟道中载流子的迁移速率不高。采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，若刻蚀离子的入射方向与所述衬底100表面法线的夹角过大，易出现遮蔽效应(shadow effect)，不能顺利去除所述叠层结构侧壁上栅极材料层110中靠近所述层间介质层113的部分，需要添加额外的步骤才能去除露出所述层间介质层113的栅极结构116，不利于提高栅极结构116的形成速率。本实施例中，采用各向异性的物理刻蚀工艺去除所述有机物层117的过程中，刻蚀离子的入射方向与所述衬底100表面法线的夹角大于10°且小于45°，例如20°，30°，或40°。

需要说明的是，在去除所述有机物层117的过程中，所述掩膜层104用于保护所述第二掺杂层107的顶部，使得所述第二掺杂层107具有良好的形成质量，在半导体结构工作时，所述第二掺杂层107能够对沟道提供足够的应力，提高沟道中载流子的迁移速率。

如图10所示，对所述层间介质层113露出的所述栅极材料层110进行一次或多次原子层刻蚀处理后，形成栅极结构116。

本实施例中，去除露出所述层间介质层113的所述栅极材料层110的步骤中去除了所述掩膜层104，去除所述掩膜层104为后续形成与第二掺杂层107连接的接触插塞做准备。其他实施例中，在去除了露出所述层间介质层的所述栅极材料层后，还可以有部分厚度的所述掩膜层残留，需要采用额外的工艺去除。

相应的，本发明实施例还提供一种半导体结构。参考图8，示出了本发明半导体结构一实施例的结构示意图。

半导体结构包括：衬底108；叠层结构，分立于所述衬底108上；所述叠层结构包括：第一掺杂层105、位于所述第一掺杂层105上的半导体柱106以及位于所述半导体柱106上的第二掺杂层107；栅极材料层110，保形覆盖在所述半导体柱106以及第二掺杂层107上；层间介质层113，覆盖所述栅极材料层110的部分侧壁，且所述层间介质层113的顶面低于所述第二掺杂层107的底面；有机物层117，位于露出所述层间介质层113的所述栅极材料层110的表面。

本发明实施例所提供的半导体结构，有机物层117位于露出所述层间介质层113的所述栅极材料层110的表面，通常栅极材料层110中，最表面的原子与内层原子的键能小于内层原子之间的键能，所述有机物层117中具有自由基(radical)，自由基带有能与所述栅极材料层110反应的元素，使得栅极材料层110最表面的原子与内层原子的键能进一步的减小，在后续去除所述有机物层117的过程中，能够剥离所述栅极材料层110最表面的原子，被所述层间介质层113覆盖的所述栅极材料层110所受损伤较小，使得所述栅极结构具有较好的形成质量，进而能够提高半导体结构的电学性能。

本实施例中，衬底108的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅或者绝缘体上的锗。

所述半导体结构还包括：鳍部109，位于所述衬底108和第一掺杂层105之间。

本实施例中，所述鳍部109的材料与所述衬底108的材料相同。

所述半导体结构还包括：隔离层111，位于所述鳍部109和所述第一掺杂层105之间的衬底108上，且隔离层111的顶面高于所述鳍部109的顶面，且低于或齐平于所述第一掺杂层105的顶面。

所述隔离层111的顶面高于所述鳍部109的顶面，且低于或齐平于所述第一掺杂层105的顶面，也就是说所述隔离层111覆盖部分所述第一掺杂层105的侧壁或者覆盖所述第一掺杂层105的全部侧壁，能够较好的电隔离相邻器件。此外，所述隔离层111还完全露出所述半导体柱106，栅极材料层110能够完全覆盖所述半导体柱106的侧壁，相应的后续去除高于所述层间介质层113的栅极材料层110形成的栅极结构能够完全覆盖半导体柱106的侧壁，能够对沟道具有较高的控制力。

本实施例中，所述隔离层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层111的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离相邻器件的作用。

在半导体结构工作时，所述半导体柱106用作沟道区。

本实施例中，半导体柱106的材料为硅。在其他实施例中，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓铟砷。

所述第一掺杂层105和第二掺杂层107用作半导体柱106的源漏掺杂层。

本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，PMOS晶体管工作时，沟道中载流子为空穴，当所述沟道的晶格结构受到压缩应力时，所述空穴的迁移速度就会变快，可提高PMOS晶体管的电学性能，即第一掺杂层105的材料为掺杂P型离子的锗化硅。具体的，P型离子包括B、Ga或In。其他实施例中，半导体结构用于形成NMOS(Negative channel Metal Oxide Semiconductor)晶体管，NMOS晶体管工作时，沟道中载流子为电子，当所述沟道的晶格结构受到压缩应力时，所述电子的迁移速度就会变快，可提高NMOS晶体管的电学性能，第一掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。具体的，N型离子包括P、As或Sb。

本实施例中，所述半导体结构用于形成PMOS晶体管，即第二掺杂层107的材料为掺杂P型离子的锗化硅。具体的，P型离子包括B、Ga或In。其他实施例中，半导体结构用于形成NMOS晶体管，第二掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。具体的，N型离子包括P、As或Sb。

需要说明的是，所述半导体结构还包括：掩膜层104，位于所述第二掺杂层107上。所述掩膜层104为刻蚀形成叠层结构的刻蚀掩膜。

具体的，所述掩膜层104的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述掩膜层104的材料为氮化硅。

所述栅极材料层110为后续形成栅极结构做准备。

具体的，所述栅极材料层110位于所述隔离层111上，以及高于所述隔离层111的所述叠层结构的顶面和侧壁上。本实施例中，所述半导体柱106、第二掺杂层107以及部分厚度的所述第一掺杂层105高于所述隔离层111，相应的所述栅极材料层110位于所述半导体柱106、第二掺杂层107以及部分高度的所述第一掺杂层105上。

本实施例中，所述栅极材料层110的材料为钨。其他实施例中，栅极材料层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。

需要说明的是，所述栅极材料层110位于所述隔离层111上，以及高于所述隔离层111的所述叠层结构的顶面和侧壁上。

具体的，所述栅极材料层110形成在叠层结构的侧壁、所述掩膜层104的顶壁和侧壁，以及所述隔离层111的表面上。

所述半导体结构还包括：栅介质层112，位于所述栅极材料层110和叠层结构之间。

栅介质层112用于将半导体柱106和后续形成的栅极结构电隔离。

本实施例中，栅介质层112的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al₂O₃中的一种或几种。

具体的，所述栅介质层112位于所述掩膜层104底部的侧壁、第二掺杂层107的侧壁、半导体柱106的侧壁以及高于所述隔离层111的所述第一掺杂层105的侧壁上。

所述层间介质层113露出待去除的所述栅极材料层110，为后续形成栅极结构做准备，降低被所述层间介质层113覆盖的所述栅极材料层110受损伤的概率。此外，所述层间介质层113还用于电隔离后续形成的器件。

本实施例中，所述层间介质层113的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。

有机物层117中具有自由基(radical)，自由基带有能与所述栅极材料层110反应的元素，所述有机物层117能够与露出所述层间介质层115的所述栅极材料层110的最表层的原子发生反应，使得栅极材料层110最表面的原子与内层原子的键能进一步的减小，便于后续去除所述有机物层117的过程中能够剥离栅极材料层110最表面的原子。

本实施例中，所述有机物层117的材料包括卤族元素。具体的，所述有机物层117的材料包括氯、溴和氟中一种或多种元素。

需要说明的是，所述栅极材料层110表面的所述有机物层117不宜过厚，也不宜过薄。若所述栅极材料层110表面的所述有机物层117过厚，在后续去除所述有机物层117的过程中，花费的工艺时间过长，不利于提高栅极结构的形成效率。若所述栅极材料层110表面的所述有机物层117过薄，所述栅极材料层110表面易存在未覆盖有机物层117的薄弱区(week point)，所述栅极材料层110最表面的原子不易与有机物层117充分接触，相应的，薄弱区的所述栅极材料层110最表面的原子与内层原子之间的键能不易被减小，后续去除所述有机物层117的过程中，所述栅极材料层110最表面的原子不易被去除。本实施例中，在栅极材料层110表面的所述有机物层117的厚度为0.5纳米至5纳米。

需要说明的是，所述有机物层117还位于在所述层间介质层113的顶面。

半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。