具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。

根据本公开的实施例，有源区可以通过衬底上的器件层来限定。例如，器件层可以是单一半导体材料层或半导体材料层的叠层，源/漏区可以分别形成在该半导体层或该叠层在竖直方向上的相对两端，而沟道区可以形成在该半导体层或该叠层在竖直方向上的中部。栅堆叠可以延伸穿过器件层，从而有源区可以围绕栅堆叠的外周。对于用来限定存储单元的器件层(可以称作“存储器件层”)，穿过其中的栅堆叠(可以称作“第一栅堆叠”)可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，第一栅堆叠同与之相对的有源区相配合而限定存储单元。在此，存储单元可以是闪存(flash)单元。对于用来限定选择晶体管的器件层(可以称作“选择器件层”)，穿过其中的栅堆叠(可以称作“第二栅堆叠”)可以不包括存储功能层。第一栅堆叠和第二栅堆叠可以在竖直方向上对准。如下所述，它们可以是自对准的。

可以设置多个第一栅堆叠以穿过存储器件层以及相应的多个第二栅堆叠以穿过选择器件层，从而在这多个第一栅堆叠与存储器件层相交之处限定多个存储单元，并在这多个第二栅堆叠与选择器件层相交之处限定多个选择晶体管。这些存储单元在存储器件层所在的平面内排列成与该多个第一栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。

由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，可以在竖直方向上设置多个这样的存储器件层。第一栅堆叠可以竖直延伸，从而穿过这多个存储器件层。这样，对于单个第一栅堆叠而言，与竖直方向上叠置的这多个存储器件层相交而限定在竖直方向上叠置的多个存储单元。选择器件层可以设置于这多个存储器件层中最上的存储器件层上。

在NOR(“或非”)型存储器件中，各存储单元可以连接到公共的源极线。鉴于这种配置，为节省布线，在竖直方向上，两个相邻的存储单元可以共用相同的源极线连接。例如，对于这两个相邻的存储单元，它们各自处于近端(即，这两个存储单元彼此靠近的一端)的源/漏区可以作为源区，并因此例如通过公共的接触部而电连接到源极线；它们各自处于远端(即，这两个存储单元彼此远离的一端)的源/漏区可以作为漏区，并可以分别连接到不同的位线。

器件层可以通过外延生长而形成，并可以为单晶半导体材料。与形成彼此叠置的多个栅堆叠，再形成穿过这些栅堆叠的竖直有源区的常规工艺相比，更容易形成单晶的有源区(特别是沟道区)。

存储器件层中的源/漏区的掺杂可以通过扩散形成。例如，可以在各存储器件层的相对两端设置固相掺杂剂源层(也用作存储单元之间的隔离层)，并将固相掺杂剂源层中的掺杂剂驱入存储器件层(例如，上述叠层或在叠层的侧壁上生长的半导体层)中，以形成源/漏区。于是，可以单独调节存储器件层中的源/漏区、沟道区的掺杂分布，并可以形成陡峭的高源/漏掺杂。

可以设置连接部，以将选择晶体管电连接到相应的第一栅堆叠。例如，选择晶体管的一端可以连接到相应的字线，而另一端可以连接到相应的第一栅堆叠。通过选择晶体管的导通/截止，可以将相应字线上的栅极控制电压施加到相应的第一栅堆叠。选择晶体管的控制端子可以连接到选择线。字线和选择线可以彼此交叉设置，从而通过它们可以单独寻址相应的第一栅堆叠。

这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置至少一个存储器件层和选择器件层。在各存储器件层的上下两端，可以设置固相掺杂剂源层，使得每一存储器件层在竖直方向上介于固相掺杂剂源层之间。这些器件层可以通过外延生长来提供。在外延生长时，固相掺杂剂源的位置可以由牺牲层限定，且牺牲层随后可以替换为固相掺杂剂源层。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。

可以形成相对于衬底竖直延伸以穿过各个器件层的加工通道。在加工通道中，可以露出牺牲层的侧壁，从而可以将之替换为固相掺杂剂源层。另外，可以通过退火，将掺杂剂从隔离层驱入器件层的相对两端，以形成源/漏区。可以将固相掺杂剂源层替换为隔离层。

在加工通道中，可以形成与各个存储器件层相交迭的第一栅堆叠，以及在第一栅堆叠上与选择器件层相交迭的第二栅堆叠。如上所述，第一栅堆叠可以包括存储功能层。

本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。

图1至19(c)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。

如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。

在衬底1001上，可以如下所述形成存储器件，例如NOR型闪存(flash)。存储器件中的存储单元(cell)可以是n型器件或p型器件。在此，以n型存储单元为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型器件的形成。但是，本公开不限于此。

在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层1003₁以及用于限定存储单元的有源区的存储器件层1005₁。

衬底1001上所生长的各层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。

牺牲层1003₁随后可以被替换为用于将器件与衬底隔离的隔离层，其厚度可以对应于希望形成的隔离层的厚度，例如为约10nm-50nm。根据电路设计，也可以不设置牺牲层1003₁。存储器件层1005₁随后限定存储单元的有源区，厚度例如可以为约40nm-200nm。

这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。考虑以下将牺牲层1003₁替换为隔离层的工艺，牺牲层1003₁可以相对于存储器件层1005₁具备刻蚀选择性。例如，牺牲层1003₁可以包括SiGe(Ge的原子百分比例如为约15％-30％)，存储器件层1005₁可以包括Si。

在生长存储器件层1005₁时，可以对其进行原位掺杂。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm^-3。这种掺杂可以限定随后形成的沟道区中的掺杂特性，以例如调节器件阈值电压(V_t)、控制短沟道效应等。在此，在竖直方向上，掺杂浓度可以具有非均匀的分布，以优化器件性能。例如，在与漏区(之后连接到位线)接近的区域中浓度相对较高以减少短沟道效应，而在与源区(之后连接到源极线)接近的区域中浓度相对较低以降低沟道电阻。这可以通过在生长的不同阶段引入不同剂量的掺杂剂来实现。

为增加集成密度，可以设置多个存储器件层。例如，可以通过外延生长，在存储器件层1005₁上设置存储器件层1005₂、1005₃，存储器件层之间通过用于限定隔离层的牺牲层1003₂、1003₃间隔开。尽管图1中仅示出了三个存储器件层，但是本公开不限于此。根据电路设计，某些存储器件层之间也可以不设置隔离层。存储器件层1005₂、1005₃可以具有与存储器件层1005₁相同或相似的厚度和/或材料，也可以具有不同的厚度和/或材料。在此，仅为方便描述起见，假设各存储器件层具有相同的配置。

在存储器件层上，可以设置用于限定选择晶体管的有源区的选择器件层。例如，可以通过外延生长，依次形成第一源/漏层1007₄、沟道层1005₄和第二源/漏层1009₄，作为选择器件层。所生长的这些层可以是单晶的半导体层。

第一源/漏层1007₄随后可以限定选择晶体管的(下)源/漏区，厚度例如为约30nm-200nm。沟道层1005₄随后可以选择晶体管的沟道区，厚度例如为约30nm-100nm。第二源/漏层1009₄随后可以限定选择晶体管的(上)源/漏区，厚度例如为约10nm-100nm。在此，第一源/漏层1007₄相对较厚，这可以便于在随后的工艺中制作选择晶体管-存储单元栅堆叠连接部。

在生长第一源/漏层1007₄和第二源/漏层1009₄时，可以对其进行原位掺杂。例如，对于n型器件，可以进行n型掺杂，掺杂浓度为约1E19-1E21cm^-3。这种掺杂可以限定选择晶体管的源/漏区中的掺杂特性。类似地，在生长沟道层1005₄时，也可以对其进行原位掺杂。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm^-3。这种掺杂可以限定随后形成的沟道区中的掺杂特性，以例如调节器件V_t、控制短沟道效应等。

在选择器件层与存储器件层1005₃之间，也可以设置用于限定隔离层的牺牲层1003₄。关于牺牲层1003₂至1003₄，可以参见以上关于牺牲层1003₁的描述。

如上所述，考虑以下将牺牲层替换为隔离层的工艺，选择器件层相对于牺牲层1003₄(以及1003₁至1003₃，它们可以具有相同材料如SiGe)可以具有刻蚀选择性。例如，第一源/漏层1007₄、沟道层1005₄和第二源/漏层1009₄均可以包括Si。在此，选择器件层中各层包括相同材料，可以便于在后继工艺中通过同一刻蚀步骤来限定选择晶体管的有源区。但是，本公开不限于此。选择器件层中的相邻层也可以相对于彼此具有刻蚀选择性。

在该实施例中，存储器件层1005₁、1005₂、1005₃通过单一外延层来形成，随后通过扩散掺杂来在其中限定源/漏区，这将在下面进一步描述。但是，本公开不限于此。例如，存储器件层1005₁、1005₂、1005₃中至少之一可以按照选择器件层的形式来形成，包括依次叠置的第一源/漏层、沟道层和第二源/漏层。这种情况下，下述工艺可以同样进行，但可以不进行扩散掺杂工艺(当然也可以进行，例如以调节源/漏区的掺杂特性)。

另外，在该实施例中，选择器件层包括在外延生长时被原位掺杂为不同掺杂特性的部分1007₄、1005₄、1009₄。但是，本公开不限于此。例如，选择器件层可以如存储器件层1005₁、1005₂、1005₃那样通过单一外延层来形成，且随后可以通过扩散掺杂来在其中限定源/漏区。

在衬底1001上形成的这些层上，可以设置硬掩模层1015，以方便构图。例如，硬掩模层1015可以包括氮化物(例如，氮化硅)，厚度为约100nm-300nm。

以下，一方面，需要能到达牺牲层的加工通道，以便将牺牲层替换为隔离层；另一方面，需要限定用于形成栅的区域。根据本公开的实施例，这两者可以结合进行。具体地，可以利用加工通道来限定栅区域。

例如，如图2(a)和2(b)所示，可以在硬掩模层1015上形成光刻胶1017，并通过光刻将其构图为具有一系列开口，这些开口可以限定加工通道的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。在此，这些开口(特别是在器件区中)可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定存储单元的阵列。尽管在图2(a)中将开口示出为以基本上一致的大小、大致均匀的密度形成在衬底(包括随后将制作存储单元的器件区以及随后将制作接触部的接触区)上，但是本公开不限于此。开口的大小和/或密度可以改变，例如接触区中开口的密度可以小于器件区中开口的密度，以降低接触区中的电阻。

如图3所示，可以如此构图的光刻胶1017作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成加工通道T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，并可以进行到衬底1001中。于是，在衬底1001上留下了一系列竖直的加工通道T。器件区中的加工通道T还限定了栅区域。之后，可以去除光刻胶1017。

当前，牺牲层的侧壁在加工通道T中露出。于是，可以经由露出的侧壁，将牺牲层替换为隔离层。考虑到替换时对存储器件层1005₁至1005₃以及选择器件层的支撑功能，可以形成支撑层。

例如，如图4所示，可以通过例如淀积如化学气相淀积(CVD)等，在衬底1001上形成支撑材料层。支撑材料层可以大致共形的方式形成。考虑到刻蚀选择性，特别是相对于硬掩模层1015(在该示例中为氮化物)以及随后形成的隔离层(在该示例中为氧化物)，支撑材料层可以包括例如SiC。可以例如通过形成光刻胶1021，并配合光刻胶1021进行选择性刻蚀如RIE，去除部分加工通道T中的支撑材料层，而保留其余加工通道T中的支撑材料层。留下的支撑材料层形成支撑层1019。这样，一方面可以通过其中没有形成支撑层1019的加工通道来替换牺牲层，另一方面可以通过其他加工通道中的支撑层1019来支撑存储器件层1005₁至1005₃以及选择器件层。之后，可以去除光刻胶1021。

其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道的排布可以通过光刻胶1021的构图来实现，并且为了工艺的一致性和均匀性，它们可以大致均匀地分布。如图4中所示，其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道可以交替排列。

然后，如图5所示，可以经由加工通道T，通过选择性刻蚀，去除牺牲层1003₁至1003₄。由于支撑层1019的存在，可以保持存储器件层1005₁至1005₃以及选择器件层不会坍塌。在由于牺牲层的去除而留下的空隙中，可以通过例如淀积(优选为原子层淀积(ALD)，以更好地控制膜厚)然后回蚀(例如，竖直方向的RIE)的工艺，填充电介质材料以形成隔离层1023₁、1023₂、1023₃和1023₄。

根据本公开的实施例，为实现源/漏掺杂，隔离层1023₁至1023₄中可以包含有掺杂剂(对于n型存储单元为n型掺杂剂，对于p型存储单元为p型掺杂剂)。于是，隔离层1023₁至1023₄可以成为固相掺杂剂源层。例如，隔离层1023₁至1023₄可以包括磷(P)含量为约0.1％-10％的磷硅玻璃(PSG)(对于n型存储单元)，或者硼(B)含量为约0.1％-10％的硼硅玻璃(BSG)(对于p型存储单元)。

在该示例中，源/漏掺杂通过固相掺杂剂源层而非原位掺杂实现，这可以实现陡峭的高源/漏掺杂，并可以抑制外延生长时进行原位生长而可能导致的交叉污染。

之后，可以通过选择性刻蚀，去除支撑层1019。

在加工通道，特别是器件区的加工通道中，可以形成存储单元的栅堆叠。在此，要形成存储器件，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获材料或铁电材料等。

如图6所示，可以例如通过淀积，依次形成存储功能层1025和栅导体层1027。存储功能层1025可以大致共形的方式形成，栅导体层1027可以填充加工通道T中形成存储功能层1025之后剩余的空隙。可以对形成的栅导体层1027和存储功能层1025进行平坦化处理如化学机械抛光(CMP，例如可以停止于硬掩模层1015)，从而栅导体层1027和存储功能层1025可以留于加工通道T中，形成栅堆叠。

存储功能层1025可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层1025可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或ALD形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过CVD或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层1025可以包括铁电材料层，例如厚度为约2nm-20nm的HfZrO₂。

栅导体层1027可以包括例如(掺杂的，例如在n型器件的情况下p型掺杂)多晶硅或金属栅材料。

可以进行退火处理，以将固相掺杂剂源层中的掺杂剂驱入存储器件层中。对于存储器件层1005₁至1005₃中的每一个而言，其上下两端的隔离层中的掺杂剂分别从上下两端进入其中，从而可以在其上下两端形成高掺杂区1007₁、1009₁；1007₂、1009₂；1007₃、1009₃(例如，约1E19-1E21cm^-3的n型掺杂)，从而限定源/漏区。在此，可以控制掺杂剂从隔离层向存储器件层中的扩散深度(例如，为约10nm-50nm)，使各存储器件层在竖直方向上的中部可以保持相对低掺杂，例如基本保持生长时原位掺杂导致的掺杂极性(例如，p型掺杂)和掺杂浓度(例如，1E17-1E19cm^-3)，并可以限定沟道区。当然，隔离层1023₄中的掺杂剂也可以进入到选择器件层特别是其中的第一源/漏层1007₄中。

原位掺杂所能实现的掺杂浓度一般低于1E20cm^-3。根据本公开的实施例，通过从固相掺杂剂源层的扩散来进行源/漏掺杂，这可以实现高掺杂，例如最高掺杂浓度可以高于1E20cm^-3，甚至高达约7E20-3E21cm^-3。另外，由于扩散特性，源/漏区中可以具有在竖直方向上从靠近固相掺杂剂源层一侧向着靠近沟道区一侧下降的掺杂浓度梯度。

这种扩散掺杂可以实现陡峭的掺杂浓度分布。例如，在源/漏区与沟道区之间，可以具有陡峭的掺杂浓度突变，例如小于约5nm/dec-20nm/dec(即，掺杂浓度至少一个数量级的下降在小于约5nm-20mm的范围内发生)。竖直方向上的这种突变区可以称为“界面层”。

由于从各隔离层以大致相同的扩散特性向存储器件层中扩散，每一源/漏区1007₁、1009₁；1007₂、1009₂；1007₃、1009₃可以在横向上可以实质上共面。类似地，每一沟道区可以在横向上实质上共面。另外，如上所述，沟道区可以具有竖直方向上的非均匀分布，在靠近一侧的源/漏区(漏区)处掺杂浓度相对较高，而在靠近另一侧的源/漏区(源区)处掺杂浓度相对较低。

如图6所示，具有存储功能层的栅堆叠(1025/1027)被存储器件层围绕。栅堆叠与器件层相配合，限定存储单元，如图6中的虚线圈所示。沟道区可以连接相对两侧的源/漏区，沟道区可以受栅堆叠的控制。单个存储单元中上下两端的源/漏区之一用作源区，可以电连接到源极线；另一个用作漏区，可以电连接到位线。对于每两个竖直相邻的存储单元，下方存储单元的上端的源/漏区和上方存储单元的下端的源/漏区可以用作源区，从而它们可以共用相同的源极线连接。

栅堆叠在竖直方向上呈柱状延伸，与多个(在该示例中，三个)存储器件层相交迭，从而可以限定在竖直方向上彼此叠置的多个存储单元。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述加工通道T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。

在(器件区中)各存储单元串的上端，可以基于选择器件层，来制作选择晶体管。

根据本公开的实施例，可以基于加工通道T来形成选择晶体管。例如，选择晶体管的栅堆叠可以形成在加工通道T中，其有源区围绕栅堆叠，类似于存储单元。这样，得到的选择晶体管可以自对准于下方的存储单元串。

各个存储单元串的选择晶体管的有源区可以彼此电隔离，以实现对各存储单元串的独立选择。为此，可以将选择器件层分离为绕各个加工通道T的局域化部分，作为各选择晶体管的有源区。

为在局域化选择器件层时更好地提供位置基准以及避免对存储单元的栅堆叠(1025/1027)造成影响(例如，特别是在栅导体层1027包括多晶硅的情况下)，如图7(a)和7(b)所示，可以通过各向异性刻蚀如竖直方向上的RIE，将存储单元的栅堆叠(1025/1027)回蚀一定厚度。在加工通道T中由于回蚀而留下的空间中，可以通过例如淀积然后平坦化(例如CMP，可以停止于硬掩模层1015)的方法，填充帽层1011。考虑到刻蚀选择性(例如，相对于例如氮化物的硬掩模层1015以及例如氧化物的隔离层)，帽层1011可以包括例如SiC。在此，帽层1011的底面可以高于硬掩模层1015的底面，从而帽层1011可以局限于硬掩模层1015所限定的加工通道部分中，并自对准于下方的存储单元的栅堆叠。如此形成的帽层1011可以用作选择晶体管的有源区的定位基准。

可以形成这样的掩模来限定选择晶体管的有源区：该掩模包括分别围绕各加工通道T的分离部分。在此，可以通过侧墙(spacer)形成工艺，来形成自对准的掩模。

例如，可以通过选择性刻蚀，去除硬掩模层1015。于是，帽层1011呈现相对于选择器件层突出、自对准于存储单元栅堆叠的岛状。可以在这种突出的岛状部分的侧壁上形成侧墙1010，作为掩模。例如，可以通过以大致共形的方式淀积一层电介质如氮化物(以相对于帽层1011和隔离层具备刻蚀选择性)，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的RIE，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙1010。侧墙1010的厚度(图中水平方向上的维度)可以限定选择晶体管的有源区的尺寸，例如为约5nm-20nm。

可以侧墙1010作为刻蚀掩模，对选择器件层进行各向异性刻蚀，如竖直方向的RIE。RIE可以停止于隔离层1023₄。于是，选择器件层(第一源/漏层1007₄、沟道层1005₄和第二源/漏层1009₄)可以被分离为分别围绕各加工通道T的局域化部分，这些局域化部分限定与各个存储单元串相对应的选择晶体管的有源区。

对于选择晶体管，其下端的源/漏区可以电连接到相应的存储单元串的栅堆叠(这将在以下进一步描述)，其上端的源/漏区可以电连接到字线。于是，各字线上施加的栅极控制电压可以经由相应的选择晶体管而被施加到相应的存储单元串的栅堆叠。

在此，可以制作与选择晶体管的上端源/漏区电连接的字线。例如，如图8(a)和8(b)所示，可以在隔离层1023₄上形成隔离层1012。隔离层1012可以通过淀积例如氧化物，对淀积的氧化物进行平坦化如CMP(可以停止于帽层1011)，然后对平坦化的氧化物进行回蚀来形成。隔离层1012可以遮蔽第一源/漏层1007₄和沟道层1005₄，而露出第二源/漏层1009₄的至少一部分，以便随后在其上形成的字线可以电连接到第二源/漏层1009₄，而与第一源/漏层1007₄和沟道层1005₄电隔离。在隔离层1012上，可以形成字线1013。字线1013可以包括导电材料如金属，并可以通过例如淀积然后刻蚀或者双大马士革工艺等来形成。字线1013可以与第二源/漏层1009₄的露出部分相接触并因此电连接。根据实施例，在形成字线1013之前，可以对第二源/漏层1009₄的露出部分进行硅化处理，以形成硅化物，从而降低其与字线1013之间的接触电阻。

如图8(a)中的俯视图所示，多条字线1013可以形成为沿第一方向(图中纸面内的水平方向)延伸的条状，且在与第一方向相交(例如，垂直)的第二方向(图中纸面内的竖直方向)上排列。在此，字线1013可以形成在器件区中，而没有延伸到接触区中，以避免与随后在接触区中形成的接触部相互干扰。

如图9所示，可以通过电介质填充当前结构中的空隙，以便于进一步处理。这种填充可以通过例如淀积然后平坦化来进行。填充的电介质可以包括与隔离层1012相同的材料如氧化物，并因此在图9中将它们示出为一体，并标记为1012′。

可以在加工通道T中在与选择器件层(特别是其中的沟道层1005₄)相对应的高度处形成选择晶体管的栅堆叠。

例如，如图10所示，可以通过选择性刻蚀，去除帽层1011，以露出存储单元的栅堆叠。可以通过选择性刻蚀，使存储单元的栅堆叠凹进一定深度。在此，凹进后的存储单元的栅堆叠的顶面一方面可以低于沟道层1005₄的底面，以便随后形成的选择晶体管的栅堆叠能够与沟道层1005₄的整个高度相交迭；另一方面可以高于最上的存储器件层的顶面(优选地，高于最上的隔离层1023₄的顶面)，以避免随后形成的选择晶体管-存储单元栅堆叠连接部与最上的存储器件层之间不希望的电连接。

这样，释放了各加工通道T的上部空间。选择晶体管的栅堆叠可以形成在释放的这些空间中。

考虑到选择晶体管与存储单元的栅堆叠之间的电连接，如图11所示，可以在各加工通道T中形成选择晶体管-存储单元栅堆叠连接部1014。选择晶体管-存储单元栅堆叠连接部1014可以包括导电材料，例如金属如钨(W)。选择晶体管-存储单元栅堆叠连接部1014可以通过例如淀积然后回蚀的方法来形成。选择晶体管-存储单元栅堆叠连接部1014可以是各加工通道T中存储单元的栅堆叠顶面上的导电层，该导电层在底面接触存储单元的栅堆叠(特别是其中的栅导体层1027)，且在侧面接触第一源/漏层1007₄。选择晶体管-存储单元栅堆叠连接部1014的顶面可以低于第一源/漏层1007₄的顶面。

如图12所示，可以在各加工通道T中选择晶体管-存储单元栅堆叠连接部1014上，形成选择晶体管的栅堆叠。如以上结合图6所述，可以依次形成栅介质层1016和栅导体层1018。在此，选择晶体管的栅堆叠(1016/1018)可以不具有存储功能。例如，栅介质层1016可以包括氧化物或高k介质，栅导体层1018可以包括(掺杂的)多晶硅或金属。

选择晶体管的栅堆叠(1016/1018)被选择器件层(第一源/漏层1007₄、沟道层1005₄和第二源/漏层1009₄)围绕，从而限定选择晶体管。选择晶体管的上端源/漏区(第二源/漏层1009₄)电连接到字线1013，下端源/漏区(第一源/漏层1007₄)经由选择晶体管-存储单元栅堆叠连接部1014电连接到相应存储单元串的栅堆叠(1025/1027)。

这样，完成了器件区中器件(包括存储单元和选择晶体管)的制作。

然后，可以(在接触区中)制作各种电接触部以实现所需的电连接。

为实现到各存储器件层的电连接，在接触区中可以形成阶梯结构。本领域存在多种方式来形成这样的阶梯结构。根据本公开的实施例，阶梯结构例如可以如下形成。

如图12所示，(选择晶体管的)栅堆叠当前露出。为了以下在制作阶梯结构时保护(器件区中的)栅堆叠，可以在隔离层1012′上先形成另一硬掩模层1029，如图13(a)和13(b)所示。例如，硬掩模层1029可以包括氮化物。在硬掩模层1029上，可以形成光刻胶1031，并将其通过光刻构图为遮蔽器件区而露出接触区。可以光刻胶1031作为刻蚀掩模，通过选择性刻蚀如RIE，刻蚀硬掩模层1029和侧墙1010(在该示例中，均为氮化物)、隔离层1012′和隔离层1023₄(在该示例中，均为氧化物)、选择器件层(在该示例中，Si)和栅堆叠(以及可能的字线1013)，以露出存储器件层。这些层的刻蚀顺序可以根据工艺而改变。可以通过控制刻蚀深度，使得刻蚀后接触区中被光刻胶1031露出的表面大致平坦。这样，在接触区与器件区之间形成了一个台阶。之后，可以去除光刻胶1031。

如图14(a)和14(b)所示，可以通过侧墙形成工艺，在接触区与器件区之间的台阶处形成侧墙1033。侧墙1033例如可以包括氧化物。侧墙1033的宽度(在图中水平方向上)可以限定随后到器件层1005₃中的源/漏区1009₃的接触部的着落垫(landing pad)的大小。

以如此形成的侧墙1033作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀露出的器件层1005₃中的源/漏区1009₃以及栅堆叠，以露出器件层1005₃中的沟道区。可以通过控制刻蚀深度，使得刻蚀后接触区中被侧墙1033露出的表面大致平坦。例如，可以先刻蚀源/漏区1009₃和栅导体层1027(例如，分别为Si和多晶Si；如果栅导体层1027包括金属栅，则它们可以分别刻蚀)，对它们的刻蚀可以停止于器件层1005₃中的沟道区；如此刻蚀之后，存储功能层1025的顶端可以突出于器件层1005₃中的沟道区上方，并可以通过RIE去除。这样，在接触区中在器件层1005₃中的源/漏区1009₃与被侧墙1033露出的表面之间形成了又一台阶。

如图15(a)和15(b)所示，可以在侧墙1033的侧壁上进一步形成侧墙1034。侧墙1034的宽度可以限定随后到器件层1005₃中的沟道区的接触部的着落垫的大小。以如此形成的侧墙1034作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀露出的器件层1005₃中的沟道区以及栅堆叠，以露出器件层1005₃中的源/漏区1007₃。可以通过控制刻蚀深度，使得刻蚀后接触区中被侧墙1034露出的表面大致平坦。这样，在接触区中在器件层1005₃中的沟道区与被侧墙1034露出的表面之间形成了又一台阶。

这样，可以重复以上结合图14(a)和14(b)描述的工艺，通过形成侧墙，以侧墙为刻蚀掩模进行刻蚀，来在接触区中形成多个台阶，如图16(a)和16(b)所示。这些台阶形成这样的阶梯结构，使得对于各存储器件层中需要电连接的各源/漏区以及可选地沟道区，其相对于上方的区域，端部相对突出，以限定到该区域的接触部的着落焊盘。图16(a)和16(b)中的1035表示各次形成的侧墙在处理之后的留下部分。由于这些侧墙1035与隔离层均为氧化物，在此将它们示出为一体。

之后，可以制作接触部。

例如，如图17(a)和17(b)所示，可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层1037。在此，由于均为氧化物，将之前的隔离层和侧墙1035均示出为与层间电介质层1037一体。然后，如图18(a)、18(b)和18(c)所示，可以在层间电介质层1037中形成接触部1039、1040、1041。具体地，接触部1039形成在器件区中，电连接到选择晶体管的栅堆叠中的栅导体层1018；接触部1040(由于纸面限制，接触部1040在图中仅被部分地示出)形成在器件区中，电连接到字线1013；接触部1041形成在接触区中，电连接到各存储单元的源/漏区以及可选地沟道区。接触区中的接触部1041可以避开接触区中残留的栅堆叠。这些接触部可以通过在层间电介质层1037中刻蚀孔洞，并在其中填充导电材料如金属来形成。

对于竖直方向上每两个相邻的存储单元，位于中间的源/漏区，即第一存储器件层1005₁中的源/漏区1009₁和第二存储器件层1005₂中的源/漏区1007₂(以及，第三存储器件层1005₃中的源/漏区1009₃和之上的第四存储器件层(如果存在的话)中的下端源/漏区(未示出))，可以经由接触部1041而电连接到源极线(它们的源极线可以是公共的)；位于上下两端的源/漏区，即第一存储器件层1005₁中的源/漏区1007₁和第二存储器件层1005₂中的源/漏区1009₂(以及，第三存储器件层1005₃中的源/漏区1007₃和之上的第四存储器件层中的上端源/漏区)，可以经由接触部1041而分别电连接到位线。这样，可以得到NOR型配置。在此，还形成了到沟道区的接触部。这种接触部可以称为体接触部，并可以接收体偏置，以调节器件阈值电压。

在此，将竖直方向上相邻的两个存储单元设置为位于它们之间边界附近的源/漏区电连接到源极线。这可以减少布线数量。但是，本公开不限于此。例如，竖直方向上相邻的存储单元可以设置为源区-沟道区-漏区或者漏区-沟道区-源区的相同配置。

在该实施例中，含有掺杂剂的隔离层(用作固相掺杂剂源层)保留。但是，本公开不限于此。在扩散掺杂之后，可以利用其它材料来替换固相掺杂剂源层。例如，可以利用其它电介质材料特别是不有意包含掺杂剂的电介质材料来替换固相掺杂剂源层，以改进隔离性能。或者，以竖直方向上相邻的每两个器件层为一组，每一组的器件层之间的固相掺杂剂源层(例如，作为一组的器件层1005₁与1005₂之间的固相掺杂剂源层1023₂)可以被导电材料如金属或掺杂半导体层替换，以降低(到源极线的)互连电阻；而各组上下侧的固相掺杂剂源层(例如，例如，器件层1005₁与1005₂的组下侧的固相掺杂剂源层1023₁、器件层1005₁与1005₂的组上侧的固相掺杂剂源层1023₃)可以被电介质材料替换，以实现位线之间的隔离。在替换固相掺杂剂源层的情况下，在源/漏区背对沟道区的一侧，也可以形成如上所述的掺杂浓度突变的“界面层”。

如图19(a)、19(b)和19(c)所示，可以在层间电介质层1037上进一步形成层间电介质层(与层间电介质层1037一体示出为1037′)。在该层间电介质层中，可以形成沿第二方向延伸、且在第一方向上排列的多条选择线1039′。因此，每一条字线1013可以电连接到(第一方向上的)一行选择晶体管，而每一条选择线1039′可以电连接到(第二方向上的)一列选择晶体管。通过字线1013和选择线1039′，可以实现对存储单元串的选择。当然，在该层间电介质层中，还形成了与接触部1040和1041电连接的接触插塞1040′和1041′。

图20示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。

在图20的示例中，示意性示出了三条内部字线IWL1、IWL2、IWL3以及六条位线BL1、BL2、BL3、BL4、BL5、BL6。但是，位线和内部字线的具体数目不限于此。在位线与内部字线交叉之处，设置有存储单元MC。图20中还示出了三条源极线SL1、SL2、SL3。如上所述，每两个相邻的存储器件层可以共用相同的源极线连接。另外，各条源极线可以彼此连接，从而各存储单元MC可以连接到公共的源极线。另外，图20中还以虚线示意性示出了可选的到各存储单元的体连接。如下所述，各存储单元的体连接可以电连接到该存储单元的源极线连接。

图20中内部字线IWL1至IWL3可以对应于如上所述的存储单元的栅堆叠。在相对于衬底的竖直方向上，相邻的位线之间彼此隔离。

每个存储单元串或者说内部字线IWL1至IWL3在顶部可以具有选择晶体管SST，并经由选择晶体管SST连接到相应的字线WL1、WL2、WL3。选择晶体管SST的栅电极可以连接到选择线SSL。

在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。相应地，在该方向上，可以设置多条选择线SSL。

根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子没备操作所需的各种程序、应用和数据。电子没备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。