阅读说明：本技术 半导体器件以及该半导体器件的制造方法 (Semiconductor device and method for manufacturing the same ) 是由 严大成 于 2019-03-15 设计创作，主要内容包括：半导体器件以及该半导体器件的制造方法。一种半导体器件包括：多个导电图案,其在第一方向上层叠并彼此间隔开以形成阶梯结构；阶梯绝缘层,其与阶梯结构交叠；接触插塞,其在第一方向上延伸穿过阶梯绝缘层以与导电图案的各个接触部分接触；以及屏障图案,其设置在阶梯绝缘层的侧壁上。(A semiconductor device and a method of manufacturing the semiconductor device. A semiconductor device includes: a plurality of conductive patterns stacked in a first direction and spaced apart from each other to form a stepped structure; a step insulating layer overlapping the step structure; contact plugs extending through the stepped insulating layer in the first direction to contact respective contact portions of the conductive patterns; and a barrier pattern disposed on a sidewall of the step insulating layer.)

半导体器件以及该半导体器件的制造方法

技术领域

各种实施方式总体上涉及半导体器件以及制造该半导体器件的方法，更具体地，涉及一种包括与接触插塞接触的导电图案的半导体器件以及制造该半导体器件的方法。

背景技术

半导体器件可包括能够存储数据的多个存储器单元。存储器单元可联接到导电图案。用于控制存储器单元的操作电压可被施加到导电图案。从***电路施加的操作电压可经由接触插塞施加到导电图案。由此，在制造半导体器件时，接触插塞和导电图案需要准确地对准。

当接触插塞和导电图案未对准时，不同的导电图案可联接到单个接触插塞。因此，可能导致邻近导电图案互连的桥接。由于该桥接，半导体器件可能发生操作错误。

提供了被配置为使得存储器单元在垂直方向上层叠的三维半导体器件以改进存储器单元的集成密度。在三维半导体器件中，联接到存储器单元的栅极的导电图案可层叠以彼此间隔开。由于三维半导体器件的这些结构特性，可容易发生由接触插塞之间的未对准引起的导电图案之间的桥接。

发明内容

根据实施方式，一种半导体器件可包括：导电图案，其在第一方向上层叠并彼此间隔开以形成阶梯结构；阶梯绝缘层，其与阶梯结构交叠；接触插塞，其在第一方向上延伸穿过阶梯绝缘层以与导电图案的各个接触部分接触；以及屏障图案，其设置在阶梯绝缘层的侧壁上。导电图案的接触部分通过阶梯结构暴露。

根据实施方式，一种半导体器件可包括：导电图案，其包括接触部分并在水平方向上延伸；第一屏障图案，其设置在高于导电图案的第一水平处；第二屏障图案，其设置在高于导电图案的比第一水平低的第二水平处，并在水平方向上与第一屏障图案间隔开；以及接触插塞，其设置在第一屏障图案与第二屏障图案之间，并在垂直方向上延伸以与接触部分接触。

根据实施方式，一种制造半导体器件的方法可包括以下步骤：形成包括交替地层叠的第一材料层和第二材料层的阶梯层叠结构；形成与阶梯层叠结构交叠的阶梯绝缘层；在阶梯绝缘层的侧壁上形成彼此间隔开的屏障图案；以及在屏障图案之间形成穿过阶梯绝缘层的接触插塞。

附图说明

图1A、图1B、图1C和图1D是示出根据本公开的实施方式的半导体器件的横截面图。

图2A和图2B是示出根据本公开的实施方式的三维半导体器件的图。

图3A和图3B是示出图2A所示的三维半导体器件的横截面图。

图4A、图4B、图4C、图4D、图4E、图4F、图4G和图4H是示出根据本公开的实施方式的半导体器件的制造方法的横截面图。

图5是示出根据本公开的实施方式的三维半导体器件的横截面图。

图6A、图6B、图6C、图6D、图6E和图6F是示出根据本公开的实施方式的三维半导体器件的制造方法的横截面图。

图7A、图7B和图7C是示出根据本公开的各种实施方式的三维半导体器件的横截面图。

图8是示出根据本公开的实施方式的半导体器件的框图。

图9是示出根据本公开的实施方式的存储器系统的配置的框图。

图10是示出根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本公开的技术精神可包括可应用各种修改和改变并且包括各种形式的实施方式的示例。以下，描述本公开的各种实施方式以便于本公开所属领域的技术人员能够容易地实现本公开的技术精神。

尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一组件区分，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。

将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。

本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但并非预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能。

本公开的实施方式提供一种能够改进操作可靠性的半导体器件以及制造该半导体器件的方法。

图1A至图1D是示出根据本公开的实施方式的半导体器件的横截面图。图1A至图1D是用于示出导电图案的接触部分与接触插塞之间的对准的半导体器件的一部分的横截面图。

参照图1A至图1D，半导体器件可包括导电图案CP、接触插塞CT和屏障图案BP。

导电图案CP可在第一方向I上层叠以彼此间隔开。导电图案CP可分别包括接触部分CTP。导电图案CP可彼此层叠以形成阶梯结构，以暴露接触部分CTP。各个层间绝缘层ILD可设置在各个导电图案CP下方。换言之，层间绝缘层ILD和导电图案CP可在第一方向I上交替地层叠。为了单独地控制导电图案CP，导电图案CP可隔着各个层间绝缘层ILD彼此电绝缘。各个导电图案CP可在与第一方向I交叉的水平方向上延伸。例如，各个导电图案CP可在与第一方向I交叉的第二方向II上延伸。导电图案CP的接触部分CTP可布置在第二方向II(例如，接触部分CTP延伸的方向)上。从垂直角度，导电图案CP的接触部分CTP可布置在彼此不同的水平处。

接触插塞CT可分别与接触部分CTP接触，并且可在第一方向I上延伸。接触插塞CT可穿过覆盖接触部分CTP的阶梯绝缘层SI。各个接触插塞CT可包括穿过阶梯绝缘层SI的第一部分P1以及从第一部分P1在第一方向I上进一步突出超过阶梯绝缘层SI的第二部分P2。

阶梯绝缘层SI可与由导电图案CP和层间绝缘层ILD限定的阶梯结构交叠。阶梯绝缘层SI可包括由阶梯形状限定的多个侧壁。

屏障图案BP可分别设置在阶梯绝缘层SI的侧壁上。屏障图案BP可在第二方向II上彼此间隔开。从垂直角度，屏障图案BP可布置在彼此不同的水平处。

屏障图案BP可分别与接触部分CTP交叠，并且接触部分CTP可在屏障图案BP之间开口。

在平面图中，各个屏障图案BP可具有从接触部分CTP之间的边界朝着各个接触部分CTP的端部的第一宽度W1。在第二方向II上，第一宽度W1可小于各个接触部分CTP的第二宽度W2。

各个屏障图案BP可包括在形成接触插塞CT的工艺期间可用作蚀刻停止层的材料。更具体地，各个屏障图案BP可包括不同于阶梯绝缘层SI的材料。换言之，屏障图案BP的材料和阶梯绝缘层SI的材料可具有相互蚀刻选择性，使得当阶梯绝缘层SI被蚀刻时各个屏障图案BP可用作蚀刻停止层。例如，阶梯绝缘层SI可包括氧化物层，并且屏障图案BP可包括导电材料或氮化物层。更具体地，屏障图案BP可包括多晶硅、氮化物层、氮化钛层和金属层中的至少一个。

当形成接触插塞CT时，屏障图案BP可用作蚀刻停止层。因此，即使当接触插塞CT与屏障图案BP交叠时，接触插塞CT也不太可能穿过屏障图案BP。由此，根据本公开的实施方式，接触插塞CT的对准余量可通过屏障图案BP进一步确保屏障图案BP的第一宽度W1那么多。

各个接触插塞CT可设置在彼此邻近的各对屏障图案BP之间。接触插塞CT和屏障图案BP的布局可在工艺的误差容限内变化。

接触插塞CT可包括第一接触插塞CTa。屏障图案BP可包括设置在第一接触插塞CTa的相对侧的第一屏障图案BP1和第二屏障图案BP2。第一接触插塞CTa可以是任一个接触插塞CT，并且第一屏障图案BP1和第二屏障图案BP2可以是在第二方向II上邻近的任一对屏障图案BP。以下，可针对接触插塞CT和屏障图案BP的各种布局作为示例描述第一接触插塞CTa、第一屏障图案BP1和第二屏障图案BP2。第一接触插塞CTa的布局可应用于各个接触插塞CT，第一屏障图案BP1和第二屏障图案BP2的布局可分别应用于屏障图案BP。导电图案CP当中与第一接触插塞CTa接触的导电图案可被定义为第一导电图案CPa，第一导电图案CPa的接触部分可被定义为第一接触部分CTPa。

第一屏障图案BP1可设置在高于第一导电图案CPa的第一水平LV1处。第二屏障图案BP2可在平面图中与第一屏障图案BP1间隔开(例如，在水平方向上与第一屏障图案BP1间隔开)，并且从垂直角度，可设置在高于第一导电图案CPa的比第一水平LV1低的第二水平LV2处。第一导电图案CPa可在水平方向上延伸并且具有与第一屏障图案BP1交叠的第一接触部分CTPa。第一接触部分CTPa可延伸以在第二方向II上进一步突出超过第一屏障图案BP1。换言之，在平面图中，第一接触部分CTPa可在第一屏障图案BP1和第二屏障图案BP2之间延伸。在实施方式中，阶梯绝缘层SI可设置在第一屏障图案和第二屏障图案(BP1和BP2)与第一导电图案CPa之间。

第一接触插塞CTa可设置在第一屏障图案BP1和第二屏障图案BP2之间，并且可与第一接触部分CTPa接触。在实施方式中，第一接触插塞CTa可在垂直方向上延伸以与第一接触部分CTPa接触。

参照图1A，第一接触插塞CTa可与第二屏障图案BP2的侧壁接触，并且可与第一屏障图案BP1间隔开。更具体地，第一接触插塞CTa的第一部分P1可与第二屏障图案BP2的侧壁接触并穿过阶梯绝缘层SI。第一接触插塞CTa的第二部分P2可在第一方向I上从第一部分P1直线地突出，而不与第二屏障图案BP2的顶表面交叠。

尽管图1A中未示出，第一接触插塞CTa可与第一屏障图案BP1的侧壁接触，并且可在第一方向I上直线地突出以与第二屏障图案BP2间隔开。

参照图1B，第一接触插塞CTa可与第二屏障图案BP2的顶表面交叠以及与第二屏障图案BP2的侧壁接触并与第一屏障图案BP1间隔开。更具体地，第一接触插塞CTa的第一部分P1可与第二屏障图案BP2的侧壁接触并穿过阶梯绝缘层SI。第一接触插塞CTa的第二部分P2可在第二方向II上从第一部分P1突出以与第二屏障图案BP2的顶表面交叠。第一接触插塞CTa的第二部分P2可在第一方向I上延伸。第一接触插塞CTa可在由第二屏障图案BP2确保的第一宽度W1的范围内与第二屏障图案BP2的顶表面交叠。在由第一接触插塞CTa填充的接触孔的制造工艺期间，第二屏障图案BP2可用作蚀刻停止层。由此，即使当第一接触插塞CTa的第二部分P2与第二屏障图案BP2的顶表面交叠时，第一接触插塞CTa也不太可能穿过第二屏障图案BP2。

参照图1C，第一接触插塞CTa可穿过阶梯绝缘层SI以在与第一屏障图案BP1和第二屏障图案BP2间隔开的位置处与第一接触部分CTPa接触。

参照图1D，第一接触插塞CTa可与第一屏障图案BP1的顶表面交叠以及与第一屏障图案BP1的侧壁接触并与第二屏障图案BP2间隔开。更具体地，第一接触插塞CTa的第一部分P1可与第一屏障图案BP1的侧壁接触并穿过阶梯绝缘层SI。第一接触插塞CTa的第二部分P2可在水平方向上从第一部分P1突出以与第一屏障图案BP1的顶表面交叠。第一接触插塞CTa的第二部分P2可在第一方向I上延伸。第一接触插塞CTa可在由第一屏障图案BP1确保的第一宽度W1的范围内与第一屏障图案BP1的顶表面交叠。在由第一接触插塞CTa填充的接触孔的制造工艺期间，第一屏障图案BP1可用作蚀刻停止层。由此，即使当第一接触插塞CTa的第二部分P2与第一屏障图案BP1的顶表面交叠时，第一接触插塞CTa也不太可能穿过第一屏障图案BP1。

当图1A、图1B或图1D所示的屏障图案BP包括导电材料时，各个屏障图案BP可与各个接触插塞CT接触。因此，屏障图案BP可降低接触插塞CT的电阻。

图1A至图1D所示的结构可应用于包括按照二维结构布置的存储器单元的各种半导体器件或者包括按照三维结构布置的存储器单元的各种半导体器件。

图2A和图2B是示出根据本公开的实施方式的三维半导体器件的图。更具体地，图2A是示出根据实施方式的三维半导体器件的字线的平面图，图2B是图2A所示的X区域的放大图。

参照图2A，根据本公开的实施方式的三维半导体器件可包括通过切割结构CU分割的阶梯层叠结构SWS。各个阶梯层叠结构SWS可包括层叠以彼此间隔开的多条字线WL。字线WL可以是从存储器单元的栅极延伸的导电图案。各个阶梯层叠结构SWS可包括单元阵列区域CAR和接触区域CTR。

各个阶梯层叠结构SWS的单元阵列区域CAR可被沟道柱PL穿透。各个沟道柱PL的外壁可被多层存储器层ML包围。各个阶梯层叠结构SWS的接触区域CTR可包括字线WL的接触部分CTP_W。字线WL可形成阶梯结构以暴露接触部分CTP_W。

根据本公开的实施方式的三维半导体器件可包括屏障图案BP。屏障图案BP可通过切割结构CU彼此分割。在平面图中，屏障图案BP可沿着字线WL的侧壁延伸。

根据本公开的实施方式的三维半导体器件可包括分别与字线WL接触的接触插塞WCT。各个接触插塞WCT可设置在各个接触部分CTP_W的端部上。接触插塞WCT可分别联接到屏障图案BP。各个阶梯层叠结构SWS可被支撑结构SP穿透。各个屏障图案BP可设置在支撑结构SP中的一个与接触插塞WCT中的一个之间。支撑结构SP和接触插塞WCT可共线地布置。然而，本公开的实施方式不限于此。例如，支撑结构SP和接触插塞WCT可按照锯齿形格式布置或者可倾斜地布置。

参照图2B，各个沟道柱PL可包括垂直沟道VCH，垂直沟道VCH包括半导体层。例如，垂直沟道VCH可包括硅层。垂直沟道VCH可具有各种结构。例如，垂直沟道VCH可具有限定芯区域COA的环形横截面。芯区域COA可由垂直沟道VCH完全填充。在另一示例中，芯区域COA可由绝缘层和掺杂半导体层中的至少一个填充。

多层存储器层ML可设置在沟道柱PL与字线WL之间。多层存储器层ML可包括被配置为包围垂直沟道VCH的隧道绝缘层TI、被配置为包围隧道绝缘层TI的数据存储层DL以及被配置为包围数据存储层DL的阻挡绝缘层BI。数据存储层DL可存储利用由字线WL与垂直沟道VCH之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的数据。对于此操作，数据存储层DL可包括各种材料，例如能够捕获电荷的氮化物层。然而，本公开的实施方式不限于此，数据存储层DL可包括硅、相变材料、纳米点等。阻挡绝缘层BI可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括可进行电荷隧穿的氧化硅层。

存储器单元可形成在字线WL与垂直沟道VCH的交叉处。垂直沟道VCH可用作存储器单元的沟道。

图3A和图3B是示出图2A所示的三维半导体器件的横截面图。更具体地，图3A是沿着图2A的线A-A’截取的横截面图，图3B是沿着图2A的线B-B’截取的横截面图。

参照图3A和图3B，各个层间绝缘层ILD可设置在彼此邻近的各对字线WL之间。层间绝缘层ILD和字线WL的层叠结构可与图1A至图1D所示的层间绝缘层ILD和导电图案CP的层叠结构相同。

层间绝缘层ILD和字线WL的层叠结构可由阶梯绝缘层SI覆盖。阶梯绝缘层SI可具有与图1A至图1D所示的阶梯绝缘层SI相同的结构并包括与阶梯绝缘层SI相同的材料。阶梯绝缘层SI的一部分可如图3A所示被接触插塞WCT穿透。接触插塞WCT的布置方式不限于图3A所示的示例，并且可与如图1A至图1D所示的接触插塞CT的布置方式中的一个相同。

屏障图案BP可形成在阶梯绝缘层SI的侧壁上。屏障图案BP可包括与图1A至图1D所示的屏障图案BP相同的材料并具有与屏障图案BP相同的布局。

如图3A所示，层间绝缘层ILD和字线WL的层叠结构可被支撑结构SP进一步穿透。支撑结构SP可在层间绝缘层ILD和字线WL的层叠方向上延伸，并且在形成三维半导体器件时支持层叠结构。支撑结构SP可包括绝缘材料。例如，支撑结构SP可包括氧化物层。在一些实施方式中，支撑结构SP可被省略。

参照图3B，阶梯绝缘层SI的各个侧壁与各个屏障图案BP之间的界面可与各条字线WL的侧壁对准。

图4A至图4H是示出根据本公开的实施方式的半导体器件的制造方法的横截面图。更具体地，图4A至图4H是示出沿着图2A的线A-A’截取的横截面图，其示出阶段化制造工艺。

参照图4A，阶梯层叠结构ST包括交替地层叠在预先形成的下部结构(未示出)上的第一材料层111和第二材料层113。下部结构可包括各种组成。根据实施方式，下部结构可包括图5所示的管栅极PG。根据另一实施方式，下部结构可包括图7A和图7B所示的源极掺杂剂区域SDA。根据另一实施方式，下部结构可包括图7C所示的掺杂剂区域DA1。

第一材料层111和第二材料层113可包括彼此不同的材料。

根据第一实施方式，第一材料层111可不仅将导电图案彼此绝缘，而且包括相对于要在用于选择性地去除第二材料层113的后续蚀刻工艺中使用的蚀刻材料具有高抗蚀刻性的材料。例如，第一材料层111可包括诸如氧化硅层的氧化物层，第二材料层113可包括诸如氮化硅层的氮化物层。第一材料层111可在半导体器件的制造工艺完成之后作为层间绝缘层保留，第二材料层113可在后续工艺中由导电图案取代。

根据第二实施方式，第一材料层111可包括可在导电图案之间绝缘的材料，第二材料层113可包括用于导电图案的各种导电材料。例如，第一材料层111可包括诸如氧化硅层的氧化物层，第二材料层113可包括硅层、金属层和金属硅化物层中的至少一个。另外，第二材料层113还可包括屏障金属层。第一材料层111可在半导体器件的制造工艺完成之后作为层间绝缘层保留，第二材料层113可在半导体器件的制造工艺完成之后作为导电图案保留。

根据第三实施方式，第二材料层113可包括用于导电图案的导电材料，第一材料层111可包括可选择性地去除的材料，该材料在第一材料层111被选择性地去除时同时使第二材料层113的损失最小化。例如，第一材料层111可包括未掺杂硅层，第二材料层113可包括掺杂硅层。第一材料层111可在后续工艺中由层间绝缘层取代，第二材料层113可在半导体器件的制造工艺完成之后作为导电图案保留。

第一材料层111和第二材料层113可被构图成阶梯形状以形成阶梯层叠结构ST。第一材料层111或第二材料层113的相应水平可通过阶梯层叠结构ST的阶梯暴露。

随后，可形成与阶梯层叠结构ST交叠的阶梯绝缘层133。阶梯绝缘层133可具有分别与阶梯层叠结构ST的阶梯侧壁115对准的侧壁135。阶梯绝缘层133在阶梯层叠结构ST的各个顶表面117上的厚度可大于在各个阶梯侧壁115上的厚度。阶梯绝缘层133可包括氧化物层。

参照图4B，可在阶梯绝缘层133的表面上形成屏障层141。屏障层141可包括蚀刻速率与稍后形成的阶梯绝缘层133、层间绝缘层和平坦化绝缘图案中的每一个的蚀刻速率不同的材料。例如，屏障层141可包括导电材料或绝缘材料。更具体地，屏障层141可包括氮化物层、多晶硅层、氮化钛层和金属层中的至少一个。屏障层141可适形地沉积在阶梯绝缘层133的表面上。

参照图4C，可对图4B所示的屏障层141进行蚀刻以暴露阶梯绝缘层133的顶表面。由此，可在阶梯绝缘层133的侧壁135上形成屏障图案141P，并且屏障图案141P可彼此间隔开。

参照图4D，可形成覆盖阶梯绝缘层133和屏障图案141P的平坦化绝缘图案151P。平坦化绝缘图案151P可包括氧化物材料并具有平坦表面。

图4E和图4F作为示例示出参照图4A描述的第一实施方式。

参照图4E，可形成支撑结构161。在一些实施方式中可省略支撑结构161的制造工艺。例如，根据参照图4A描述的第二实施方式，可省略支撑结构161的制造工艺。

在形成支撑结构161之后，可选择性地去除根据参照图4A所描述的第一实施方式的第二材料层113。由此，栅极区域GA可在第一材料层111之间以及在最上面的第一材料层111与阶梯绝缘层133之间开口。形成栅极区域GA可包括形成构成图2A所示的切割结构CU的狭缝以及通过该狭缝选择性地去除第二材料层。

参照图4F，可分别由导电图案171填充图4E所示的栅极区域GA。形成导电图案171可包括由导电材料填充图4E所示的栅极区域GA以及将导电材料分割成多个导电图案171。

导电材料可通过图2A所示的切割结构CU的狭缝流到图4E所示的栅极区域GA中。各个导电图案171可包括掺杂硅层、金属硅化物层和金属层中的至少一个。诸如钨的低电阻金属可用于各个导电图案171以用于低电阻布线。各个导电图案171还可包括诸如氮化钛层、氮化钨层和氮化钽层的屏障金属层。导电图案171可用作图2A、图2B、图3A和图3B所示的字线WL。

尽管未示出，在形成导电图案171之后，可由绝缘材料填充切割结构的狭缝。由此，可形成包括由绝缘材料填充的狭缝的图2A的切割结构CU。

图4E和图4F示出参照图4A所描述的第一实施方式，其中第二材料层由导电图案取代。然而，本公开不限于此。

例如，根据参照图4A所描述的第二实施方式，可省略由导电图案取代第二材料层的工艺，并且可执行图4G所示的后续工艺。在另一示例中，根据参照图4A所描述的第三实施方式，可在由绝缘层取代第一材料层之后执行图4G所示的后续工艺。

参照图4G，可形成穿过平坦化绝缘图案151P和阶梯绝缘层133的接触孔190。各个接触孔190可暴露构成阶梯的各个导电图案171的一部分。当平坦化绝缘图案151P和阶梯绝缘层133被蚀刻以形成接触孔190时，屏障图案141P可用作蚀刻停止层。各个接触孔190可设置在屏障图案141P当中的各对邻近的第一屏障图案和第二屏障图案之间。接触孔190不限于所描述的图4G所示的实施方式，并且可如图1A至图1D所示的接触插塞在工艺的误差容限内具有各种布局。

参照图4H，可由导电材料填充各个接触孔190。由此，可在接触孔190中形成与导电图案171接触的接触插塞191。例如，参照图4G和图4H，可在屏障图案141P之间形成穿过阶梯绝缘层133的接触插塞191。

图5是示出根据本公开的实施方式的三维半导体器件的横截面图。图5所示的半导体器件可包括图2A和图2B所示的结构。

参照图5，三维存储器装置可包括存储器串MCR。存储器串MCR可沿着管沟道PCH以及联接到管沟道PCH的至少一对第一垂直沟道VCH1和第二垂直沟道VCH2限定。尽管为了说明方便，图5示出包括联接到管沟道PCH的第一垂直沟道VCH1和第二垂直沟道VCH2并被限定为U型的存储器串MCR，但是存储器串MCR可具有诸如W型的各种结构。

第一垂直沟道VCH1和第二垂直沟道VCH2中的每一个可在第一方向I上延伸。第一垂直沟道VCH1可穿过第一阶梯层叠结构SWS1并且第二垂直沟道VCH2可穿过第二阶梯层叠结构SWS2。第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2中的每一个可包括接触部分CTP_S和CTP_W。接触部分CTP_S和CTP_W可布置在与第一方向I交叉的第二方向II上。尽管图5仅示出第二阶梯层叠结构SWS2的接触部分CTP_S和CTP_W，但是第一阶梯层叠结构SWS1也可包括布置在第二方向II上的接触部分。

第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2可具有相同的层叠结构。第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2可通过切割结构CU彼此分离，并且可在第三方向III上彼此邻近。第三方向III可与第一方向I和第二方向II交叉。

第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2中的每一个的层叠结构可包括交替地层叠的层间绝缘层ILD和导电图案DSL、WLd、SSL和WLs。更具体地，第一阶梯层叠结构SWS1的导电图案可包括层叠以彼此间隔开的漏极侧字线WLd以及设置在漏极侧字线WLd上方的至少一条漏极选择线DSL。第二阶梯层叠结构SWS2的导电图案可包括层叠以彼此间隔开的源极侧字线WLs以及设置在源极侧字线WLs上方的至少一条源极选择线SSL。

第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2可由阶梯绝缘层SI覆盖，并且阶梯绝缘层SI可被切割结构CU穿透。第一垂直沟道VCH1和第二垂直沟道VCH2可延伸以穿过阶梯绝缘层SI。

管沟道PCH可被嵌入在设置在第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2下方的管栅极PG中。管栅极PG可包括各种导电材料。例如，管栅极PG可包括作为多层层叠的掺杂硅层。切割结构CU可与管栅极PG交叠。

管沟道PCH可与第一垂直沟道VCH1和第二垂直沟道VCH2集成。如上所述，包括管沟道PCH、第一垂直沟道VCH1和第二垂直沟道VCH2的沟道层CH可用作存储器串MCR的沟道。沟道层CH可包括诸如硅层的半导体层。

多层存储器层ML可沿着沟道层CH的外壁延伸。在实施方式中，多层存储器层ML可设置在各个导电图案(DSL、WLd、SSL和WLs)与沟道层CH之间。多层存储器层ML可包括参照图2B所描述的材料层。沟道层CH的芯区域可由芯绝缘层CO填充。芯绝缘层CO可具有小于第一垂直沟道VCH1和第二垂直沟道VCH2的高度。第一掺杂半导体图案CAP1和第二掺杂半导体图案CAP2可设置在芯绝缘层CO的相对侧。第一掺杂半导体图案CAP1可用作漏结。第二掺杂半导体图案CAP2可用作源结。第一掺杂半导体图案CAP1和第二掺杂半导体图案CAP2中的每一个可包括掺杂硅层。

屏障图案BP可形成在阶梯绝缘层SI的侧壁上。屏障图案BP和阶梯绝缘层SI可由平坦化绝缘图案PD覆盖。屏障图案BP和阶梯绝缘层SI中的每一个的结构和材料可与参照图1A至图1D所描述的结构和材料相同。平坦化绝缘图案PD和阶梯绝缘层SI可被在第一方向I上延伸的支撑结构SP穿透。支撑结构SP可穿过第一阶梯层叠结构SWS1和第二阶梯层叠结构SWS2中的每一个的接触部分CTP_S和CTP_W。根据实施方式，支撑结构SP可穿过导电图案DSL、WLd、SSL和WLs中的至少一个。

蚀刻停止层ES以及第一上绝缘层UI1、第二上绝缘层UI2和第三上绝缘层UI3可层叠在平坦化绝缘图案PD上。蚀刻停止层ES可包括氮化物层。第一上绝缘层UI1可形成在蚀刻停止层ES上并且可包括氧化物层。蚀刻停止层ES和第一上绝缘层UI1可被接触插塞CT1、CT2、SCT和WCT穿透。

接触插塞CT1、CT2、SCT和WCT可包括设置在单元区域CAR处的第一接触插塞CT1和第二接触插塞CT2以及设置在接触区域CTR处的选择接触插塞SCT和字接触插塞WCT。第一接触插塞CT1可与第一掺杂半导体图案CAP1接触。第二接触插塞CT2可与第二掺杂半导体图案CAP2接触。选择接触插塞SCT可与选择线(例如，SSL)接触。字接触插塞WCT可与字线(例如，WLs)接触。选择接触插塞SCT和字接触插塞WCT还可穿过平坦化绝缘图案PD和阶梯绝缘层SI。各个屏障图案BP可设置在彼此邻近的接触插塞和支撑结构之间。换言之，屏障图案BP中的一个可设置在设置在接触区域CTR处的支撑结构SP中的一个与接触插塞(SCT和WCT)中的一个之间。

公共源极线CSL和第一连接导线LL1可形成在第一上绝缘层UI1上。公共源极线CSL可联接到第二接触插塞CT2，第一连接导线LL1可分别联接到设置在接触区域CTR处的接触插塞SCT和WCT。各条第一连接导线LL1可用作焊盘以增加接触余量。

公共源极线CSL和第一连接导线LL1可穿过层叠在第一上绝缘层UI1上的第二上绝缘层UI2。

形成在第二上绝缘层UI2上的第三上绝缘层UI3可被上接触插塞UCT穿透。各个上接触插塞UCT可与各条第一连接导线LL1接触。

第一连接导线LL1可分别经由上接触插塞UCT联接到形成在第三上绝缘层UI3上的第二连接导线LL2。第二连接导线LL2可与位线BL设置在同一层上。位线BL可经由延伸以穿过第二上绝缘层UI2和和第三上绝缘层UI3的第一接触插塞CT1电联接到第一掺杂半导体图案CAP1。

根据图5所示的结构，漏极选择晶体管可形成在第一垂直沟道VCH1和漏极选择线DSL的交叉处，并且漏极侧存储器单元可形成在第一垂直沟道VCH1和漏极侧字线WLd的交叉处。漏极侧存储器单元和漏极选择晶体管可通过第一垂直沟道VCH1串联联接。

另外，源极选择晶体管可形成在第二垂直沟道VCH2和源极选择线SSL的交叉处，并且源极侧存储器单元可形成在第二垂直沟道VCH2和源极侧字线WLs的交叉处。源极侧存储器单元和源极选择晶体管可通过第二垂直沟道VCH2串联联接。

源极侧存储器单元和漏极侧存储器单元可通过形成在管沟道PCH和管栅极PG的交叉处的管晶体管串联联接。

因此，图5所示的存储器串MCR可包括漏极选择晶体管、漏极侧存储器单元、管晶体管、源极侧存储器单元和源极选择晶体管，它们通过包括管沟道PCH、第一垂直沟道VCH1和第二垂直沟道VCH2的沟道层CH串联联接。

图6A至图6F是示出根据本公开的实施方式的三维半导体器件的制造方法的横截面图。图6A至图6F所示的制造方法可用于形成图5所示的半导体器件。图6A至图6F是沿着图5所示的第二方向II截取的示出制造工艺的横截面图。图6A至图6F示出延伸到***区域PERI的一部分的横截面。用于控制存储器串的***电路可设置在***区域PERI处。

参照图6A，可由隔离层202和设置并形成有栅极绝缘层203的半导体基板201限定有源区域。此后，可在栅极绝缘层203上形成第一导电层。此后，可通过对第一导电层进行构图来将第一导电层分割成管栅极205PG和驱动栅极205DG。驱动栅极205DG可用作构成***电路的驱动晶体管PTR的栅电极。此后，可通过在驱动栅极205DG的两侧将n型或p型杂质注入到半导体基板201中来形成结区域Jn。

此后，可形成将管栅极205PG和驱动栅极205DG彼此绝缘的下绝缘层207。随后，可在管栅极205PG中形成管沟槽PT。

此后，可在包括管沟槽PT的管栅极205PG上形成参照图4A所描述的阶梯层叠结构ST。阶梯层叠结构ST可从半导体基板201的单元阵列区域CAR延伸到接触区域CTR。阶梯层叠结构ST可被构图以不与半导体基板201的***区域PERI交叠。

随后，可通过蚀刻工艺对阶梯层叠结构ST进行蚀刻，其中形成在阶梯层叠结构ST上的掩模图案231用作蚀刻屏障。由此，可形成穿过阶梯层叠结构ST并且联接到管沟槽PT的沟道孔221。

此后，可在沟道孔221和管沟槽PT的表面上顺序形成多层存储器层223和沟道层225。例如，可形成穿过阶梯层叠结构ST的多层存储器层223和沟道层225。管沟槽PT和沟道孔221的中心部分可由沟道层225完全填充。当管沟槽PT和沟道孔221的中心部分未由沟道层225完全填充时，管沟槽PT和沟道孔221的中心部分可由芯绝缘层227填充。芯绝缘层227可凹陷以具有比沟道孔221低的高度。通过使芯绝缘层227凹陷而暴露的沟道孔221的上端可由掺杂半导体图案229填充。

参照图6B，可在去除图6A所示的掩模图案231之后形成参照图4A所描述的阶梯绝缘层233。随后，可使用参照图4B和图4C所描述的工艺形成屏障图案241P。

此后，可形成覆盖阶梯绝缘层233和屏障图案241P的绝缘层251。绝缘层251可足够厚以完全掩埋由阶梯绝缘层233和阶梯层叠结构ST限定的阶梯。绝缘层251可包括氧化物。

参照图6C，可通过蚀刻工艺使用阻挡***区域PERI的掩模图案(未示出)作为蚀刻屏障来对绝缘层的一部分进行蚀刻以减小由阶梯层叠结构ST导致的图6B的绝缘层251的阶梯。由此，可形成绝缘图案251P1。在形成绝缘图案251P1之后，可去除掩模图案。

参照图6D，为了进一步将图6C所示的绝缘图案251P1的表面平坦化，可通过诸如化学机械抛光(CMP)的平坦化工艺来对绝缘图案251P1的表面进行抛光。由此，可形成平坦化绝缘图案251P2。可执行平坦化工艺以暴露掺杂半导体图案229和阶梯绝缘层233的表面的一部分。当对平坦化绝缘图案251P2进行抛光时，屏障图案241P当中的最上面的图案TP也可被抛光。

参照图6E，可按照参照图4E所描述的相同方式形成支撑结构261。支撑结构261可在管栅极205PG上对准。

参照图6F，可使用参照图4E和图4F所描述的工艺由导电图案271取代阶梯层叠结构的材料层的一部分。

随后，可形成延伸以与平坦化绝缘图案251P2和阶梯绝缘层233交叠的蚀刻停止层281。蚀刻停止层281可包括具有与平坦化绝缘图案251P2和阶梯绝缘层233的蚀刻速率不同的蚀刻速率的材料。例如，平坦化绝缘图案251P2和阶梯绝缘层233可包括氧化物层，蚀刻停止层281可包括氮化物层。

此后，可在蚀刻停止层281上形成上绝缘层283。上绝缘层283可包括具有与蚀刻停止层281的蚀刻速率不同的蚀刻速率的材料(例如，氧化物层)。

此后，可形成接触插塞291SCT、291WCT、293和295。接触插塞291SCT、291WCT、293和295可穿过上绝缘层283和蚀刻停止层281。联接到导电图案271的接触插塞291SCT和291WCT以及联接到驱动晶体管PTR的接触插塞295可延伸以进一步穿过平坦化绝缘图案251P2和阶梯绝缘层233。联接到驱动晶体管PTR的接触插塞295可延伸以进一步穿过下绝缘层207。

接触插塞291SCT和291WCT可被设置为具有参照图1A至图1D所描述的布局中的一个。当形成接触插塞291SCT和291WCT时，屏障图案241P可用作蚀刻停止层。

随后，可继续用于形成图5所示的公共源极线CSL、第一连接导线LL1、上接触插塞UCT、位线BL和第二连接导线LL2的后续工艺。

图7A至图7C是示出根据本公开的各种实施方式的三维半导体器件的横截面图。

参照图7A至图7C，三维半导体器件可包括笔直型存储器串MCR’。存储器串MCR’可包括穿过阶梯层叠结构SWS的至少一部分的垂直沟道VCH。

阶梯层叠结构SWS可包括彼此交替地层叠的层间绝缘层ILD和导电图案SSL、WL和DSL。更具体地，阶梯层叠结构SWS的导电图案可包括层叠以彼此间隔开的字线WL、设置在字线WL上方的至少一条漏极选择线DSL以及设置在字线WL下方的至少一条源极选择线SSL。阶梯层叠结构SWS可由阶梯绝缘层SI覆盖。

参照图7A，垂直沟道VCH可完全穿过阶梯层叠结构SWS。垂直沟道VCH可包括与设置在阶梯层叠结构SWS下方的源极掺杂剂区域SDA直接接触的底表面。

参照图7B，垂直沟道VCH可经由设置在垂直沟道VCH下方的下沟道LPC联接到设置在阶梯层叠结构SWS下方的源极掺杂剂区域SDA。垂直沟道VCH可完全穿过阶梯层叠结构SWS的字线WL，并且下沟道LPC可完全穿过源极选择线SSL。可使用诸如外延生长方法(其中源极掺杂剂区域SDA用作种子层)的生长方法或者使用半导体层的沉积方法来形成下沟道LPC。下沟道LPC可用作源极选择晶体管的沟道，并且下沟道LPC的侧壁可由栅极绝缘层GI围绕。下沟道LPC可包括掺杂半导体层。

图7A和图7B所示的源极掺杂剂区域SDA可包括掺杂半导体层并用作源结或公共源极线。图7A和图7B所示的垂直沟道VCH的侧壁可由上面参照图2B所描述的多层存储器层ML围绕。

参照图7C，垂直沟道VCH可延伸到设置在阶梯层叠结构SWS下方的第一掺杂剂区域DA1和第二掺杂剂区域DA2中。第一掺杂剂区域DA1和第二掺杂剂区域DA2可掺杂有源极掺杂剂或阱掺杂剂。例如，第一掺杂剂区域DA1和第二掺杂剂区域DA2中的每一个可包括掺杂有n型掺杂剂的掺杂半导体层或者掺杂有p型掺杂剂的掺杂半导体层。垂直沟道VCH可包括直接接触第二掺杂剂区域DA2的侧壁。第二掺杂剂区域DA2可穿过沿着垂直沟道VCH的外壁延伸的多层存储器层的侧部。由此，多层存储器层可被分割成第一多层存储器图案ML1和第二多层存储器图案ML2。第一多层存储器图案ML1和第二多层存储器图案ML2中的每一个可包括与上面参照图2所描述的多层存储器层相同的材料层。

参照图7A至图7C，垂直沟道VCH可包括半导体层，垂直沟道VCH的芯区域可由芯绝缘层CO填充。芯绝缘层CO可具有低于垂直沟道VCH的高度。掺杂半导体图案CAP可设置在芯绝缘层CO上。掺杂半导体图案CAP可用作漏结。

可在阶梯绝缘层SI的侧壁上形成屏障图案BP。屏障图案BP和阶梯绝缘层SI可由平坦化绝缘图案PD覆盖。屏障图案BP和阶梯绝缘层SI中的每一个的结构和材料可与上面参照图1A至图1D所描述的结构和材料相同。平坦化绝缘图案PD和阶梯绝缘层SI可被在第一方向I上延伸的支撑结构SP穿透。

蚀刻停止层ES和上绝缘层UI可层叠在平坦化绝缘图案PD上。蚀刻停止层ES和上绝缘层UI可被接触插塞CT、SCT1、SCT2和WCT穿透。

接触插塞CT、SCT1、WCT和SCT2可包括与掺杂半导体图案CAP接触的位接触插塞CT、与漏极选择线DSL接触的第一选择接触插塞SCT1、与源极选择线SSL接触的第二选择接触插塞SCT2以及分别与字线WL接触的字接触插塞WCT。第一选择接触插塞SCT1和第二选择接触插塞SCT2以及字接触插塞WCT可进一步穿过平坦化绝缘图案PD和阶梯绝缘层SI。

可在上绝缘层UI上形成位线BL和连接导线LL。位线BL可联接到位接触插塞CT，并且连接导线LL可分别联接到第一选择接触插塞SCT1、第二选择接触插塞SCT2和字接触插塞WCT。

根据图7A至图7C所示的结构，存储器串MCR’可包括沿着各个垂直沟道VCH串联联接的存储器单元。存储器单元可形成在各个垂直沟道VCH与字线WL的交叉处。另外，存储器串MCR’可包括通过垂直沟道VCH串联联接到存储器单元的漏极选择晶体管。漏极选择晶体管可形成在各个垂直沟道VCH与漏极选择线DSL的交叉处。另外，存储器串MCR’可包括通过垂直沟道VCH或下沟道LPC串联联接到存储器单元的源极选择晶体管。源极选择晶体管可形成在各个垂直沟道VCH与源极选择线SSL的交叉处或者下沟道LPC与源极选择线SSL的交叉处。

可通过图4A至图4H所示的制造工艺或者图6A至图6F所示的制造工艺来形成图7A至图7C所示的三维半导体器件。

根据本公开，当形成接触插塞时，即使当接触插塞的对准位置在水平方向上移动时，接触插塞可与屏障图案交叠并且不太可能穿过屏障图案。换言之，根据本公开，可通过屏障图案来防止接触插塞与导电图案的接触部分之间的未对准。由此，根据本公开，由于可使用屏障图案来防止不同导电图案之间的桥接，所以可改进半导体器件的操作可靠性。

图8是示出根据本公开的实施方式的半导体器件的框图。

参照图8，根据本公开的实施方式的半导体器件可包括基板SUB、设置在基板SUB上的***电路结构PC和设置在***电路结构PC上的存储块BLK1至BLKn。

基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延薄膜。存储块BLK1至BLKn中的每一个可包括联接到图5和图7A至图7C所示的存储器串中的至少一个的阶梯层叠结构。

***电路结构PC可包括行解码器、列解码器、页缓冲器和控制电路。***电路结构PC可包括电联接到存储块BLK1至BLKn的NMOS晶体管和PMOS晶体管、电阻器和电容器。***电路结构PC可与存储块BLK1至BLKn的阶梯层叠结构交叠。

图9是示出根据本公开的实施方式的存储器系统1100的配置的框图。

参照图9，根据本公开的实施方式的存储器系统1100可包括存储器装置1120和存储控制器1110。

存储器装置1120可以是由多个闪存芯片形成的多芯片封装。

存储控制器1110可被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器。CPU 1112可对存储控制器1110的数据交换执行总体控制操作。主机接口1113可包括用于与存储器系统1100连接的主机的数据交换协议。另外，ECC1114可检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可执行与存储器装置1120的接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据的只读存储器(ROM)。

上述存储器系统1100可以是配备有存储器装置1120和存储控制器1110的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储控制器1110可通过包括通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)等的各种接口协议中的一个与外部装置(例如，主机)通信。

图10是示出根据本公开的实施方式的计算系统1200的配置的框图。

参照图10，根据本公开的实施方式的计算系统1200可包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。

存储器系统1210可包括存储器装置1212和存储控制器1211。

上述实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。应该理解，本文所描述的基本概念的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。

只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。只要在本申请中没有清楚地定义，术语不应以理想的或过于形式的方式理解。

相关申请的交叉引用

本申请要求2018年7月23日提交于韩国知识产权局的韩国专利申请号10-2018-0085644的优先权，其完整公开通过引用并入本文。