三维铁电随机存取存储器（feram）
阅读说明：本技术 三维铁电随机存取存储器（feram） (Three-dimensional ferroelectric random access memory (FERAM) ) 是由 陈荣庭 于 2020-05-08 设计创作，主要内容包括：三维垂直存储器串阵列包括低成本、低功率或高密度且适用于SCM应用的高速铁电场效应晶体管(FET)单元。本发明的存储器电路提供随机存取能力。存储器串可以形成在衬底的平坦表面上方并且包括沿着相对于平坦表面的垂直方向纵向延伸的垂直栅极电极并且可以包括(i)栅电极之上的铁电层；(ii)栅极氧化物层；(iii)提供在栅极氧化物层之上的沟道层；以及(iv)嵌入氧化物层中并由氧化物层彼此隔离的导电半导体区域,其中栅电极、铁电层、栅极氧化物层、沟道层和每对相邻的半导体区域形成存储器串的储存晶体管,并且其中一对相邻的半导体区域充当储存晶体管的源极区域和漏极区域。(The three-dimensional vertical memory string array includes high-speed ferroelectric Field Effect Transistor (FET) cells that are low cost, low power, or high density and suitable for SCM applications. The memory circuit of the present invention provides random access capability. The memory string may be formed over a planar surface of a substrate and include a vertical gate electrode extending longitudinally along a vertical direction relative to the planar surface and may include (i) a ferroelectric layer over the gate electrode; (ii) a gate oxide layer; (iii) a channel layer provided over the gate oxide layer; and (iv) conductive semiconductor regions embedded in and isolated from each other by the oxide layer, wherein the gate electrode, the ferroelectric layer, the gate oxide layer, the channel layer, and each pair of adjacent semiconductor regions form a storage transistor of the memory string, and wherein the pair of adjacent semiconductor regions serve as a source region and a drain region of the storage transistor.)
技术领域
本发明涉及存储器电路。特别地，本发明涉及包括以三维配置提供的存储器单元的高密度铁电随机存取存储器阵列。
背景技术
三维非易失性存储器电路(例如，NAND型闪速存储器电路)中的擦除操作典型地在逐块的基础上执行，这涉及较长的存取时间。此类存储器电路不适用于高速(～50ns)、高密度储存类存储器(SCM)应用。
例如，其他替代存储器电路包括：
(i)在允许适合SCM应用的逐位存取的同时，由英特尔公司和美光公司联合开发的3D XPoint存储器电路使用交叉点图案化(即对每个材料层进行图案化的双重曝光)，这在制造成本上过高。此外，此类3D XPoint存储器电路基于相变材料(PCM)，这会导致高泄漏电流，从而导致潜行路径(sneak path)的高功耗。需要选择器器件来减少来自潜行路径的泄漏电流，这增加了工艺和器件集成的复杂性。
(ii)美国专利10,249,370、10,121,554、10,121,553和9,892,800公开了三维垂直NOR型存储器串阵列，其需要复杂的X和Y图案化方案。由于NOR架构，功耗也很高。
铁电存储器电路提供了另一种替代。T.Ma在1998年9月16日提交的题为“铁电动态随机存取存储器(Ferroelectric Dynamic Random Access Memory)”的美国专利6,067,244公开了一种可用作存储器电路的铁电场效应晶体管(FeFET)，因为FeFET中的偶极矩可以通过电场以两种配置中的任一种对准。然而，例如常规的铁电材料(诸如基于锆钛酸铅(PZT)和钽酸锶铋(SBT)的那些铁电材料)不能提供高密度存储器电路。这是因为基于这些材料的FeFET中的铁电层必须至少有70nm厚。
然而，基于铪氧化物(HfO2)的FeFET很有前景。美国专利申请公开2018/0366547A1(“Liu”)公开了FeFET的各种示例。例如，分别从Liu的公开内容中的图4A和图4B复制的图2a和图2b图示了示例性FeFET 1的编程状态。
如图2a和2b中所示，FeFET 1形成在p型衬底10上并且分别包括n+型源极区域101和n+型漏极区域102、沟道区域103、隧穿电介质层13、电荷储存区域12和栅电极11。电荷区域12包括铁电层120和顺电层121。顺电层121具有“量子阱”能带结构，这使得电荷捕获能力适合于数据储存应用。例如，顺电层121可以具有基底材料和电介质材料的交替层。例如，基底材料可以是Hf1-xSixO2——x的值在0.02和0.65之间，而电介质材料可以选自由铪氧化物、锆氧化物、钛氧化物、钛氮化物、钽氮化物、铝氧化物、钽氧化物及其任意组合组成的组。例如，衬底材料和电介质材料的交替层可以使用ALD工艺形成。
铁电层120可以包括碱土金属氧化物或过渡金属氧化物(诸如铪氧化物、锆氧化物或铪锆氧化物)，其具有或不具有选自由硅、铝、钇、锶、钆、镧及其任意组合组成的组的2-10％掺杂剂。铁电材料的一个示例是Hf1-xSixO2，x的范围在0.01和0.05之间。复合材料在制造工艺中还可包括氢原子。Liu公开了电荷储存区域12的厚度可以是1.0-30.0nm，厚度优选为5.0-15.0nm。
如图2a中所示，当向栅电极11施加正偏压(例如，Vt)时，铁电层12中的电偶极子与电场对准，使得沟道区域103中的电子隧穿通过隧穿电介质层13到顺电层121中并且被捕获在顺电层121中。被捕获的电荷导致正电荷载流子(即，空穴)在沟道区域103中积累(“0”状态，其为储存晶体管提供极化切换电压)。在该“0”状态下，FeFET 1在读取电压下不导电。
如图2b中所示，当向栅电极11施加负偏压(例如，-Vt)时，电荷储存区域12中的电偶极子允许沟道区域103中的空穴隧穿到顺电层121并被捕获在顺电层121中。被捕获的电荷导致沟道区域103处的电子积累(“1”状态，其提供负极化切换电压)。在该“1”状态下，FeFET 1在读取电压下导电。
Liu还公开了铁电层120和顺电层121不必是不同的。铁电层120和顺电层121可以被提供为单层来作为铁电材料和顺电材料的混合物。
如Liu所公开的，基于铪氧化物的FeFET可以制成具有厚度小于10nm的铁电层。此外，这种FeFET可以提供1伏的阈值移位窗口。例如，由C.Cheng和A.Chin在IEEE ElectronicDevice Letters(2014年第35卷，第1期，第138-140页)中发表的题为“使用具有基于Hf的栅极电介质的单晶体管铁电MOSFET的低泄漏电流类DRAM存储器(Low-Leakage-CurrentDRAM-Like Memory Using a One-Transistor Ferroelectric MOSFET With a Hf-BasedGate Dielectric)”(“Cheng”)的文章，公开了一种具有30nm厚的锆掺杂的HfO2铁电层的高耐用性FeFET，该高耐用性FeFET可以在5ns内被编程或被擦除。
图1a显示了一种可以以常规4F2配置进行布局的AND型FeFET阵列的架构。图1a还提供了一个表格，该表格显示了选择FeFET的字线(WL(m))、源极线(SL(m))和位线(BL(m))的电压偏置，以及在编程、擦除和读取操作期间的未选择FeFET的字线(WL(m+1))、源极线(SL(m+1))和位线(BL(m+1))的电压偏置。例如，在Cheng的公开中，这种FeFET的编程电压Vpmg和读取电压Vread可以分别为-4.0伏和-0.1伏。
图1b显示了NOR型FeFET阵列的架构。图1b还提供了一个表格，该表格显示了选择FeFET的字线(WL(m))、源极线(SL(m))和位线(BL(m))的电压偏置，以及在编程、擦除和读取操作期间的未选择FeFET的字线(WL(m+1))、源极线(SL(m+1))和位线(BL(m+1))的电压偏置。
发明内容
本发明提供一种三维垂直存储器串阵列，其包括低成本、低功率或高密度且适用于SCM应用的高速铁电场效应晶体管(FET)单元。本发明的存储器电路提供随机存取能力。
根据本发明的一个实施例，一种形成在衬底的平坦表面上方的存储器串，包括：(a)垂直栅电极(例如，钨或重掺杂半导体)，沿相对于平坦表面的垂直方向纵向延伸，(b)铁电层，沿实质上平行于平坦表面的水平方向提供在栅电极的至少部分上并沿垂直方向纵向延伸；(c)栅极氧化物层，沿水平方向提供在铁电层的至少部分上并沿垂直方向纵向延伸；(d)沟道层，沿水平方向提供在栅极氧化物层的至少部分上并沿垂直方向纵向延伸；以及导电半导体区域，嵌入沿水平方向排列的氧化物层中并由该氧化物层彼此隔离，其中栅电极、铁电层、沟道层、栅极氧化物层和每对相邻的半导体区域形成存储器串的储存晶体管，并且其中一对相邻的半导体区域充当储存晶体管的源极区域和漏极区域。此外，可以在栅电极和铁电层之间提供屏障层(例如，钛氮化物、钨氮化物或钽氮化物)。漏极区域或源极区域也可以提供漏电极或源电极(例如，钨或n+多晶硅)。
本发明的存储器串可以被组织成存储器阵列，并且阶梯式配置提供与源电极或漏电极中的每一个电接触。储存晶体管可以提供在每个存储器孔的相对侧上，存储器孔中提供有栅电极、铁电层、栅极氧化物层和沟道硅层。各自连接存储器串的选择的组的栅电极的一个或多个全局字线导体网络可以提供在存储器阵列上方、存储器阵列下方或两者。
铁电层包括锆掺杂或硅掺杂的HfO2铁电材料。锆掺杂的铪硅氧化物可以具有40-60％、优选45-55％的锆含量。硅掺杂的铪硅氧化物可以具有2.0-5.0％、优选2.5-4.5％的硅含量。铪硅氧化物是通过使用ALD逐层层压步骤沉积HfO2和SiO2或ZrO2来制备的。
在一个实施例中，存储器串还包括在栅极氧化物层和铁电层之间或在铁电层和屏障层之间的电荷捕获层。
各种制造工艺(其中一些在此示出)可用于制造本发明的存储器串的存储器阵列。
通过结合附图考虑以下详细描述，可以更好地理解本发明。
附图说明
图1a示出了一种可以以常规4F2配置进行布局的AND型FeFET阵列的架构。
图1b示出了NOR型FeFET阵列的架构。
(从美国专利申请公开2018/0366547A1(“Liu”)的图4A和图4B中复制的)图2a和图2b图示了示例性FeFET 1的编程状态。
图3a示出了存储器阵列300的垂直截面，该垂直截面包括垂直三维(3D)FeFET串的规则布置；图3a具体示出了根据本发明的一个实施例的垂直3D FeFET串300a、300b和300c。
图3b示出了根据本发明的一个实施例的存储器阵列300的Y-Z平面截面，该截面示出了八个垂直3D FeFET串的栅极、漏极和源极连接性。
图4a、4b、4c、4d(i)、4d(ii)、4e、4f、4g、4h、4h(i)、4h(ii)、4i(i)、4i(ii)、4j(i)、图4j(ii)、4k(i)、4k(ii)、4l(i)和4l(ii)图示了根据本发明的一个实施例的存储器阵列400的示例性制造工艺。
图5示出了存储器阵列400经由存储器阵列400两侧上的阶梯式结构提供到漏电极或源电极423的电接触或电连接以及使用底部全局字线(例如，全局字线401)对栅电极423的接触或连接。
图6a、6b、6c(i)、6c(ii)、6d、6e、6f(i)、6f(ii)、6g(i)、6g(ii)、6h(i)、6h(ii)、6i和图6j图示了根据本发明的一个实施例的存储器阵列600的示例性制造工艺。
图7a、7b(i)、7b(ii)、7c(i)、7c(ii)、7d、7e、7f和7g图示了根据本发明的一个实施例的存储器阵列700的示例性制造工艺.
图8a、8b-1、8b-2、8c、8d-1、8d-2、8e、8f、8g(i)、8g(ii)、8h(i)、8h(ii)、8i(i)、图8i(ii)、8i(iii)和8j图示了根据本发明的一个实施例的存储器阵列800的示例性制造工艺。
为了便于附图之间的交叉引用，相同的元件被分配相同的附图标记。这些图可以从不同的角度描绘三维对象。为了便于描述三维对象，提供了笛卡尔坐标系，其中X和Y方向表示正交的水平方向，并且Z方向表示垂直方向。由于该详细描述涉及在衬底的平坦表面上制造的结构，因此“垂直”被理解为指实质上垂直于平坦表面的方向，并且“水平”被理解为指实质上平行于平坦表面的方向。
具体实施方式
例如，本发明可以通过垂直金属-铁电-绝缘体半导体(MFIS)晶体管来执行，其包括以下:(i)钨氮化物/钛氮化物或n+多晶硅/钛氮化物栅电极，(ii)锆掺杂或硅掺杂的HfO2铁电层，(iii)栅极氧化物层，(iv)p型沟道区域，(v)n型源极区域，以及(v)n型漏极区域。
在这种MFIS晶体管中，n+多晶硅可以是掺杂剂浓度为5.0×1021至1.0×1022cm-3的砷掺杂的多晶硅。通过原子层沉积(ALD)来沉积HfO2铁电层，其厚度可以为5.0-15.0nm，优选为8.0-12.0nm。如果掺杂锆，则铁电层的锆含量应为40-60％，优选为45-55％。如果掺杂硅，则铁电层的硅含量应为2.0-5.0％，优选为2.5-4.5％。例如，栅极氧化物层可以是厚度为1.0-3.0nm的硅氧化物(SiO2)或硅氮氧化物(SiON)。例如，p型沟道区域可以是掺杂剂浓度为1.0×1016至1.0×1018cm-3的本征多晶硅或硼掺杂的多晶硅，通过使用硼、乙硼烷(H2B2)和三甲基硼烷B(CH3)3气体、或它们的任意组合中的任一种的化学气相沉积(CVD)来对p型沟道区域进行沉积。例如，n型漏极区域和源极区域可以各自是掺杂剂浓度为1.0×1020至1.0×1022cm-3的磷掺杂或砷掺杂的多晶硅，如果掺杂磷，则通过使用氢化磷(PH3)或三氯化磷(PCl3)的CVD来对n型漏极区域和源极区域进行沉积，如果掺杂砷，则通过使用砷或砷氢化物(AsH3)的CVD来对n型漏极区域和源极区域进行沉积。
Si掺杂的Hf1-xSixOy铁电薄膜可以通过使用ALD逐层层压沉积HfO2和SiO2来形成，这允许x和y的值通过HfO2和SiO2的单独循环数进行调整。例如，x的范围可以从0.02到0.05，优选地在0.025到0.04之间，并且y的范围可以从1.8到2.2，优选地在1.9到2.1之间。例如，对于FeFET存储器应用，合适的Hf1-xSixOy铁电薄膜的厚度可以在5.0和15.0nm之间，优选地在8.0和12.0nm之间。HfO2可由以下任意前驱体制备：四(乙基甲基氨基)铪(TEMAH)(tetrakis(ethylmethylamino)hafnium(TEMAH))、四(二甲基氨基)铪(TDMAH)(tetrakis(dimethylamino)hafnium(TDMAH))和四氯化铪(HfCl4)，O3或H2O用作氧化剂，沉积温度在150℃和400℃之间。类似地，SiO2可以由以下任意前驱体制备：四(二甲基氨基)硅烷(4DMAS)(tetrakis(dimethylamino)silane(4DMAS))、三(二甲基氨基)硅烷(3DMAS)(tris(dimethylamino)silane(3DMAS))、四(乙基甲基氨基)硅烷(TEMA-Si)(tetrakis(ethylmethylamino)silane(TEMA-Si))和四氯化硅(SiCl4)，O3或H2O用作氧化剂，沉积温度在150℃和400℃之间。
Zr掺杂的HfxZr1-xOy铁电薄膜可以通过使用ALD逐层层压沉积HfO2和ZrO2来形成，这允许x和y的值通过HfO2和ZrO2的单独循环数进行调整。例如，x的范围可以在0.4和0.6之间，优选地在0.45和0.55之间，并且y的范围可以在1.8和2.2之间，优选地在1.9到2.1之间。对于FeFET存储器应用，合适的HfxZr1-xOy铁电薄膜的厚度可以为5.0-15.0nm，厚度优选地为8.0-12.0nm。HfO2可由以下任意前驱体制备：四(乙基甲基氨基)铪(TEMAH)(tetrakis(ethylmethylamino)hafnium(TEMAH))、四(二甲基氨基)铪(TDMAH)(tetrakis(dimethylamino)hafnium(TDMAH))和四氯化铪(HfCl4)，O3或H2O用作氧化剂，沉积温度在150℃和400℃之间。ZrO2可由以下任意前驱体制备：四(乙基甲基氨基)锆(TEMAZ)(tetrakis(ethylmethylamino)zirconium(TEMAZ))、四(二甲基氨基)锆(TDMAZ)(tetrakis(dimethylamino)zirconium(TDMAZ))和四氯化锆(ZrCl4)，O3或H2O用作氧化剂，沉积温度在150℃和400℃之间。
图3a示出了存储器阵列300的X-Z平面中的垂直截面，垂直截面包括垂直三维(3D)FeFET串的规则布置；图3a具体示出了根据本发明的一个实施例的垂直3D FeFET串300a、300b和300c。图3a示出了仅用于说明目的的三个垂直3D FeFET串；存储器阵列300包括的垂直3D FeFET串可以远多于沿X方向和Y方向中的每一个布置的垂直3D FeFET串。
如图3a中所示，每个垂直3D FeFET串包括(i)多个环形漏电极301-1、301-2、……、和301-n，(ii)多个环形源电极302-1、302-2、……、和302-n，(iii)环形沟道多晶硅区域303，(iv)栅极或隧穿氧化物层303a，和(v)环形铁电层304，围绕公共栅电极308。公共栅电极308可以具有导体核心(例如，钨掺杂或重掺杂的n型多晶硅)带有外粘合层或屏障层(例如，钛氮化物)305。每个垂直3D FeFET串由顶部隔离层307和底部隔离层309电隔离。
例如，每个漏电极或源电极可以由n型多晶硅、钛氮化物、钨或这些材料的任意组合来提供。例如，沟道多晶硅区域可以由p型多晶硅提供。铁电层304可以由掺杂锆或掺杂硅的HfO2铁电材料提供。例如，公共栅电极可以由钨氮化物/钛氮化物或n+多晶硅/钛氮化物提供。例如，栅极氧化物层303a可以由SiO2或SiON提供。
在每个垂直3D FeFET串中，每个存储器单元是MFIS晶体管，MFIS晶体管由一对相邻的漏电极和源电极(例如，漏电极301-1和源电极302-1)以及沟道多晶硅区域303、栅极或隧穿氧化物层303a、环形铁电-顺电层304和相邻漏电极与源电极之间的公共栅电极308的部分形成。图3a还示出垂直3D FeFET串300a、300b和300c的栅电极由导电全局字线306电连接。在存储器阵列300中，(i)沿X方向的一行垂直3D FeFET串中的公共栅电极被电连接；(ii)沿Y方向的一行垂直3D FeFET串的同一垂直级的漏电极被电连接；并且沿Y方向的一行垂直3D FeFET串的同一垂直级的源电极被电连接。
图3b示出了根据本发明的一个实施例的存储器阵列300的Y-Z平面截面，Y-Z平面截面示出了八个垂直3D FeFET串的栅极、漏极和源极连接。同样，图3b仅出于说明的目的示出了八个垂直3D FeFET串。在任意实施例中，存储器阵列300包括的垂直3D FeFET串可以比沿X方向和Y方向中的每一个布置的八个垂直3D FeFET串更多。图3b图示了通过在相关联的栅电极308-m、漏电极301-m和源电极302-m上施加选择电压偏置来选择MFIS晶体管或单元401。存在三种类型的未选择的MFIS晶体管：(a)“选择的栅极、未选择的漏极或源极”MFIS晶体管——共享选择的栅电极308-m但与未选择的漏电极301之一和未选择的源电极302之一相关联的那些MFIS晶体管；(b)“未选择的栅极、选择的漏极或源极”MFIS晶体管——与未选择的栅电极308之一相关联但与选择的漏电极301-m和选择的源电极302-m相关联的那些MFIS晶体管；以及(c)“未选择的栅极、未选择的漏极或源极”MFIS晶体管——既不与选择的栅电极308-m相关联也不与选择的漏电极301-m和选择的源电极302-m相关联的那些MFIS晶体管。在读取、编程或擦除操作中，选择的MFIS晶体管和三种未选择的MFIS晶体管中的每一种都需要不同的电压偏置。
图4a-4l图示了根据本发明的一个实施例的存储器阵列400的示例性制造工艺。如图4a中以垂直截面示出，包括全局栅极线402的导体网络(“全局栅极线”)形成在半导体衬底401之上，该半导体衬底401可以是半导体晶片。全局栅极线可以由钨形成，由隔离层(例如，硅氧化物)彼此隔离并与半导体衬底401隔离。
此后，如图4b中以垂直截面示出，在全局栅极线之上沉积氧化物层403(例如，硅氧化物)和底部蚀刻停止层404(例如，n+多晶硅)。如图所示，蚀刻停止层404可以被图案化，并且被嵌入在氧化物层403中。如图4c中以垂直截面示出，然后沉积硅氧化物层405和硅氮化物层406的交替层，在本文中分别编号为硅氧化物层405-1、……、和405-n，以及硅氮化物层406-1、……、406-n。
然后穿过硅氧化物层405和硅氮化物层406的交替层向下蚀刻井道(“存储器孔”)407(例如存储器孔407-1、407-2和407-3)的阵列直至蚀刻停止层404，如图4d(i)中以垂直截面示出。图4d(ii)示出了通过硅氮化物层406之一的水平截面，该水平截面示出了在此形成步骤的存储器阵列400的存储器孔407-1至407-9。
然后共形地沉积多晶硅层409，接着沉积薄栅极氧化物层410。多晶硅409可以沉积为非晶硅并在850℃下退火2小时以结晶。然后可以在栅极氧化物层410上沉积保护层408。然后执行间隔体蚀刻以从存储器孔407的底部移除任意沉积的多晶硅和栅极氧化物。可以执行化学机械抛光(CMP)步骤以从结构的顶部移除材料保护层408、栅极氧化物410和多晶硅层409的材料。所得结构(即，在此形成步骤的存储器阵列400)在图4e中以垂直截面示出。
然后移除保护层408。然后沉积铁电层411(例如，Si掺杂或Zr掺杂的Hf1-xSixOy、HfxZr1-xOy铁电薄膜)。CMP和底部蚀刻步骤从结构的顶部和存储器孔407的底部移除多余的铁电材料。然后移除在存储器孔407的底部处暴露的蚀刻停止层404的部分。然后氧化物蚀刻创建通孔，通孔暴露存储器孔407下方的全局栅极线(例如，全局栅极线402)。所得结构(垂直截面)如图4f中所示。
然后共形地沉积钛氮化物(TiN)412的粘合/屏障层。然后蚀刻步骤从存储器孔407的部分移除TiN材料。也可以使用其他屏障层(例如，钨氮化物或钽氮化物)。然后用栅电极材料413填充存储器孔407，栅电极材料413可以是化学气相沉积的钨(“CVD W”)或n+多晶硅(即，重掺杂的n型多晶硅)。然后通过CMP从结构的顶部移除多余的沉积材料。所得结构(垂直截面)如图4g中所示。
此后，在存储器阵列400上提供顶部隔离层415(例如，硅氮化物)。然后图案化顶部隔离层415，并且蚀刻步骤创建穿过顶部隔离层415和交替的硅氮化物层406和氧化物层405的槽414(例如，槽414-1、414-2、414-3和414-4)。所得结构(垂直截面)在图4h(i)中示出。图4h(ii)示出了穿过氮化物层406之一的存储器阵列400的水平截面。
执行湿法蚀刻步骤(例如，热磷酸)以移除硅氮化物层406。在该步骤期间，从槽414的侧壁中的硅氮化物层406的暴露表面移除硅氮化物材料。进一步的蚀刻步骤移除沟道多晶硅409和栅极氧化物410的暴露部分。然后沉积并退火一层n+多晶硅层420。然后依次沉积TiN层418和钨层419以填补移除硅氮化物后留下的空隙。从结构的顶部和槽414的侧壁移除多余的n+多晶硅、TiN和钨材料。所得结构分别在图4i(i)和4i(ii)中以垂直截面和水平截面示出。在图4i(i)中，所得结构在插图中被放大，其中顶部的两个硅氮化物层406(即，硅氮化物层406-n和406-(n-1))已被移除。如插图中所示，在每个硅氮化物层中，(a)n+多晶硅层420在热退火扩散后在沟道多晶硅层409和栅极氧化物层410中形成凹部，(b)TiN层418衬垫n+层420的外侧，以及(c)钨层419填充其余的空隙。n+多晶硅层420的凹部成为MFIS晶体管的漏极和源极区域。TiN层418和钨层419成为源电极或漏电极423。
在一些实施例中，未完全移除硅氮化物层406。随着硅氮化物层406的蚀刻从槽414的侧壁开始，使得硅氮化物的条将在每个存储器孔的相对侧上的所得源极或漏极端子进行分隔并电隔离。以此方式，现在每个存储器孔提供了两个垂直3D FeFET串，因为每个存储器孔的每个硅氮化物层的相对侧上的n+多晶硅凹部形成分开的漏极区域或源极区域。该替代实施例分别在图4j(i)和4j(ii)中以垂直截面和水平截面示出的结构中图示。如图4j(ii)中所示，硅氮化物层406的不完全移除留下的硅氮化物层421提供漏电极或源电极的分开的集合423L和423R。
然后沉积硅氧化物422以填充槽414。CMP步骤从存储器阵列400的顶部移除多余的硅氧化物。对于图4i(i)和4i(ii)的实施例，所得结果分别在图4k(i)和4k(ii)中以垂直截面和水平截面示出。同样，对于图4j(i)和4j(ii)的实施例，所得结构分别在图4l(i)和4l(ii)中以垂直截面和水平截面示出。
可以使用在3D NAND非易失性存储器阵列中使用的阶梯式配置来进行对漏电极或源电极423(或423L和423R，在替代实施例中)的连接。图5示出了存储器阵列400，经由存储器阵列400两侧上的阶梯式结构来提供到漏电极或源电极423的电接触或连接以及使用底部全局栅极(例如，全局栅极402)来提供到栅电极413的接触或连接。阶梯式配置和相关联的制造方法是本领域普通技术人员已知的。
在一个实施例中，对于“1”和“0”状态，MFIS的铁电电容器层两端的极化切换电压分别为±1.5伏。在编程或擦除操作期间，铁电层两端的电压大约是MFIS的栅极到源极电压(VGS)的一半。因此，可以使用栅电极处6-7伏的编程电压VPGM来实现MFIS的编程。表1显示了在编程操作期间的存储器阵列400中的MFIS晶体管的电压偏置。
表1
如表1中所示，在未选择的MFIS晶体管中避免了编程干扰，因为在每种情况下，栅极到源极电压(VGS)的一半幅度都小于1/3VPGM，这在设计上小于状态“0”的极化切换电压。
类似地，可以使用栅电极处的6-7伏的擦除电压VERA来实现MFIS晶体管上的擦除操作。表2显示了擦除操作期间的存储器阵列400中的MFIS晶体管的电压偏置。
表2
如表2中所示，在未选择的MFIS晶体管中避免了擦除干扰，因为在每种情况下，栅极到源极电压(VGS)的一半幅度都小于1/3VERA，这在设计上小于状态“1”的极化切换电压。
可以使用栅电极处的0.0-0.5伏的读取电压VREAD和0.5-2.0伏的漏极电压VDD来实现读取操作。表3显示了在读取操作期间的存储器阵列400中的MFIS晶体管的电压偏置。
表3
如表3中所示，不在同一字线上(即，未选择的栅电极)的MFIS晶体管被提供了0.0伏或更低的栅极电压，这导致在这些晶体管中引入的电流非常低。
图6a至图6j图示了根据本发明的一个实施例的存储器阵列600的示例性制造工艺。与存储器阵列400不同，存储器阵列600中的MFIS晶体管的栅电极不通过形成在存储器阵列下方的全局栅极线网络连接。相反，如图6a中以垂直截面示出，在半导体衬底601的平坦表面上依次沉积氧化物层603(例如，硅氧化物)和底部蚀刻停止层604(例如，硅氮化物)。如图所示，蚀刻停止层604可以是被图案化，并被嵌入氧化物层603中。如图6b中以垂直截面示出，然后沉积硅氧化物层605和硅氮化物层606的交替层，在此分别编号为硅氧化物层605-1、……、和605-n，以及硅氮化物层606-1、……、606-n。然后穿过硅氧化物层605和硅氮化物层606层的交替层向下蚀刻存储器孔607(例如，存储器孔607-1、607-2和607-3)的阵列直至蚀刻停止层604，如图6c(i)中以垂直截面示出。图6c(ii)示出了通过硅氮化物层606之一的水平截面，水平截面示出了在此形成步骤的存储器阵列600的存储器孔607-1至607-9。
然后共形地沉积多晶硅层609，接着沉积薄栅极氧化物层610。多晶硅609可以沉积为非晶硅并在850℃下退火2小时以结晶。然后沉积铁电层611(例如，Si掺杂或Zr掺杂的Hf1-xSixOy、HfxZr1-xOy铁电薄膜)。所得结构(垂直截面)在图6d中示出。
然后共形地沉积钛氮化物(TiN)612的粘合/屏障层。然后用栅电极材料613填充存储器孔607，栅电极材料613可以是CVD W或n+多晶硅。CMP步骤从存储器阵列600的顶部移除多余的栅极氧化物材料613。所得结构(垂直截面)在图6e中示出。
此后，在存储器阵列600上提供顶部隔离层615(例如，硅氮化物)。然后图案化顶部隔离层615并且蚀刻步骤创建穿过顶部隔离层615、TiN层612、铁电层611、栅极氧化物层610、沟道多晶硅层609和交替的硅氮化物层606和氧化物层605的槽614(例如，槽614-1、614-2、614-3和614-4)。所得结构(垂直截面)在图6f(i)中示出。图6f(ii)示出了通过氮化物层606之一的存储器阵列600的水平截面。
执行蚀刻步骤(热磷酸)以移除硅氮化物层606。在该步骤期间，从槽614的侧壁中的硅氮化物层606的暴露表面移除硅氮化物材料。进一步的蚀刻步骤移除沟道多晶硅609和栅极氧化物610的暴露部分。然后沉积并退火一层n+多晶硅层620。然后依次沉积TiN层618和钨619以填充移除硅氮化物后留下的空隙。从结构的顶部和槽614的侧壁实质上移除多余的n+多晶硅、TiN和钨材料。以与上文分别关于图4i(i)和4i(ii)中的垂直和水平截面所讨论的实质上相同的方式提供这些步骤。n+多晶硅层620的凹部成为MFIS晶体管的漏极区域和源极区域。TiN层618和钨层619成为源电极或漏电极623。然后沉积硅氧化物622以填充槽614。CMP步骤从存储器阵列600的顶部移除多余的硅氧化物。所得结构分别在图6g(i)和图6g(ii)中以垂直和水平截面示出。
在一些实施例中，如上文关于图4j(i)和图4j(ii)所讨论的，未完全移除硅氮化物层606。随着硅氮化物层606的蚀刻从槽614的侧壁开始，使得硅氮化物的条将在每个存储器孔的相对侧上的所得源极或漏极端子分开并电隔离。以此方式，现在每个存储器孔提供了两个垂直3D FeFET串，因为每个存储器孔的每个硅氮化物层的相对侧上的n+多晶硅凹部形成分开的漏极区域或源极区域。该替代实施例分别在图6h(i)和6h(ii)中以垂直和水平截面示出的结构中图示。如图6h(ii)中所示，硅氮化物层606的不完全移除留下的硅氮化物层621提供了漏电极或源电极的分开的集合623L和623R。
在顶部隔离层615上沉积硅氧化物层618，该硅氧化物层618填充存储器阵列600上的任意间隙并通过CMP步骤进行平坦化。此后，图案化硅氧化物层618。蚀刻步骤创建穿过硅氧化物层618和顶部隔离层615的通孔以暴露栅电极材料613。然后提供金属导体(例如，TiN和钨塞)616以填充通孔。CMP步骤平坦化存储器阵列600的表面。所得结构在图6i中以垂直截面示出。此后，在硅氧化物层618上方提供顶部全局栅极(例如，全局栅极617)以通过填充导体的通孔电连接栅电极613，如图6j中所示。
图7a至图7g图示了根据本发明的一个实施例的存储器阵列700的示例性制造工艺。与以上讨论的存储器阵列400和600的MFIS晶体管不同，存储器阵列700的MFIS晶体管包括在栅极氧化物层和铁电层之间的附加电荷储存层。
图7a示出了在(i)包括全局栅极线702的全局栅极线(例如，钨)网络形成在半导体衬底701之上之后的存储器阵列700，该半导体衬底701可以是半导体晶片；以及(ii)氧化物层703(例如，硅氧化物)和底部蚀刻停止层704(例如，n+多晶硅)沉积在全局栅极线上；以及(iii)沉积硅氧化物层705和n+多晶硅706的交替层，在这里分别编号为硅氧化物层705-1、……、和705-n，以及n+多晶硅层706-1、……、706-n。除了导电n+多晶硅材料替代交替层中的硅氮化物之外，可以使用与上文关于图4a至图4c描述的那些步骤实质上相同的步骤来形成图7a的结构。使用n+多晶硅是漏极和源电极的一种选项，尽管n+多晶硅具有比金属更高的电阻率。然而，如果为漏电极和源电极选择金属，则可能需要金属替换步骤(例如，对于存储器阵列400参见图4i和图4j，对于存储器阵列600参见图6f和图6g)。
可以在此时创建槽714，而不是在实质上已形成MFIS晶体管之后(例如，参见图4h(i)和图6f(i)，它们创建了存储器阵列400的槽414和存储器阵列600的槽614)，因为不需要金属替换步骤。(金属替换步骤存取通过槽的硅氮化物层。)然后可以用氧化物填充将存储器阵列700分隔成部分708的槽714，如图7b(i)和图7b(i)中以垂直截面和水平截面所示。
然后穿过硅氧化物层705和n+多晶硅层706的交替层向下蚀刻存储器孔707(例如，存储器孔707-1、707-2和707-3)直至蚀刻停止层704，如在图7c(i)中以垂直截面中示出。图7c(ii)示出了通过n+多晶硅层706之一的水平截面，该水平截面示出了在该形成步骤的存储器阵列700的存储器孔707-1至707-9。
然后共形地沉积多晶硅层709，接着沉积薄栅极氧化物层710。多晶硅709可以沉积为非晶硅并在850℃下退火2小时以结晶。然后可以在栅极氧化物层710上沉积保护层708。然后执行间隔体蚀刻以从存储器孔707的底部移除任意沉积的多晶硅和栅极氧化物。可以执行CMP步骤以从结构的顶部移除保护层708、栅极氧化物710和多晶硅层709的材料。所得结构(即，在此形成步骤的存储器阵列700)在图7d中的垂直截面示出。
然后移除保护层708。此后，共形地沉积电荷捕获层733。然后各向异性蚀刻移除存储器孔707底部处的电荷捕获材料以暴露下面的蚀刻停止层704。蚀刻停止层704的暴露部分和氧化物层703的部分在连续蚀刻步骤中被移除以创建暴露下面的全局栅极线的通孔。所得结构在图7e中以垂直截面示出。
然后沉积铁电层711(例如，Si掺杂或Zr掺杂的Hf1-xSixOy、Hf1-xZrxOy铁电薄膜)。CMP和底部蚀刻步骤从结构的顶部和存储器孔707的底部移除多余的铁电材料。然后共形地沉积钛氮化物(TiN)的粘合/屏障层712。然后蚀刻步骤从存储器孔707的部分移除TiN材料。然后用栅电极材料713填充存储器孔707，栅电极材料713可以是CVD W或n+多晶硅。然后通过CMP从结构的顶部移除多余的沉积材料。得到结构(垂直截面)在如图7f中示出。
此后，在存储器阵列700上提供顶部隔离层715(例如，硅氮化物)。所得结构(垂直截面)在图7g中示出。
图8a至图8j图示了根据本发明的一个实施例的存储器阵列800的示例性制造工艺。与以上讨论的存储器阵列400、600和700的MFIS晶体管不同，存储器阵列800的MFIS晶体管具有单位单元，在单位单元中源极线和漏极线由相同的半导体材料层制成。
图8a示出了在(i)包括全局栅极线802的全局栅极线(例如，钨)网络形成在半导体衬底801之上之后的存储器阵列800，该半导体衬底801可以是半导体晶片；以及(ii)氧化物层803(例如，硅氧化物)和底部蚀刻停止层804(例如，n+多晶硅)沉积在全局栅极线上；以及(iii)沉积硅氧化物层805和硅氮化物层806的交替层，在这里分别编号为硅氧化物层805-1、……、和805-n和硅氮化物层806-1、……、806-n。(在图8a中，省略了半导体衬底801和全局栅极层802；半导体衬底801和全局栅极层802具有与上面讨论的半导体衬底701和全局栅极层702实质上相同的结构，并以实质上相同的方式形成。)可以使用与上文关于图4a至图4c描述的那些步骤实质上相同的步骤来形成图8a的结构。
然后穿过硅氧化物层805和硅氮化物层806的交替层向下蚀刻存储器孔807(例如，存储器孔407-1、407-2和407-3)直至蚀刻停止层804，如图8b(i)中以垂直截面示出。图8b(ii)示出了通过硅氮化物层706之一的水平截面，该水平截面示出了在此形成步骤的存储器阵列800的存储器孔807-1至807-9。
此后，执行使用例如热磷酸的硅氮化物凹陷蚀刻以使硅氮化物层806从存储器孔807的暴露侧壁凹陷，如图8c中所示。然后沉积多晶硅层809(例如，p-型)以填充由硅氮化物凹陷蚀刻创建的凹陷。各向异性蚀刻步骤从存储器孔809(包括侧壁)移除多余的多晶硅材料，暴露蚀刻停止层804。也可以从顶部氧化物层805-n移除多余的多晶硅材料。所得结构在图8d(i)中示出。图8d(ii)示出了通过硅氮化物层806之一的水平截面。多晶硅709可以沉积为非晶硅并在850℃下退火2小时以结晶。
然后将薄栅极氧化物层810和铁电层811(例如，Si掺杂或Zr掺杂的Hf1-xSixOy、Hf1- xZrxOy铁电薄膜)共形地沉积到存储器孔807中。CMP步骤从结构的顶部移除多余的栅极氧化物和铁电材料。然后共形地沉积钛氮化物(TiN)812的粘合/屏障层。所得结构在图8e中示出。
然后沉积可以是CVD W或n+多晶硅的栅电极材料813以填充其余的存储器孔807。然后通过CMP从存储器阵列800的顶部移除多余沉积的栅电极和TiN材料。所得结构(垂直截面)在图8f中示出。此后，在存储器阵列800上提供顶部隔离层815(例如，硅氮化物)。然后切割槽814。所得结构在图8g(i)中示出。通过硅氮化物沟道多晶硅层之一的水平结构在图8g(ii)中示出。
热磷酸蚀刻使硅氮化物层806从槽814的侧壁凹陷，如图8h(i)中所示。通过硅氮化物沟道多晶硅层之一的水平结构在图8g(ii)中示出。此后，通过扩散共形地沉积n+多晶硅层818以衬垫来自凹陷的硅氮化物层805的凹部的层。如有必要，退火步骤提供结晶并激活掺杂剂。此后，其余的凹部的层由粘合层817衬垫并由钨层819填充。然后从槽814的侧壁和底部以及从结构的顶部移除多余的TiN、钨和n+多晶硅材料。每个槽中的凹部被指定成为源极区域821或漏极区域822，其中相邻的槽被分配相反的类型。所得结构在图8i(i)中示出。图8i(ii)中示出了通过凹部层之一的水平结构。图8i(i)的结构的部分820在图8i(iii)中被放大。
然后用绝缘体825(例如，硅氧化物)填充槽814，绝缘体825也提供为顶部间隙填充层。在使用CMP平坦化之后，栅极线接触826穿过顶部间隙填充层825和顶部隔离层813。可以提供一层或多层导体(“栅极线”)827以电连接栅极线接触826。所得结构在图8j中示出。
提供以上详细描述是为了说明本发明的具体实施例，并不旨在限制。在本发明的范围内的多种变化和修改是可能的。例如，关于图7a至图7g，铁电层711和电荷捕获层733的位置可以互换，并且可以在钛氮化物层712和铁电层711之间插入附加的阻挡氧化物层。在附图中阐述本发明。