一种栅极接地nmos型esd器件及其实现方法
阅读说明：本技术 一种栅极接地nmos型esd器件及其实现方法 (Grid grounding NMOS (N-channel metal oxide semiconductor) ESD (electro-static discharge) device and implementation method thereof ) 是由 朱天志 于 2021-08-30 设计创作，主要内容包括：本发明公开了一种栅极接地NMOS型ESD器件及其实现方法,所述方法将现有栅极接地NMOS型ESD器件下方的P型防静电植入层(28)去掉,并在其第二高浓度N型掺杂(26)的外侧加入浮接的第二高浓度P型掺杂(22)以降低触发电压,由源极、栅极以及第一高浓度P型掺杂(20)接在一起构成阴极,在第二高浓度N型掺杂(26)上方的金属硅化物(30)引出电极构成阳极,从而得到所述栅极接地NMOS型ESD器件。(The invention discloses a grid grounding NMOS type ESD device and a realization method thereof, the method removes a P type anti-static implantation layer (28) below the existing grid grounding NMOS type ESD device, adds a floating second high-concentration P type doping (22) at the outer side of a second high-concentration N type doping (26) thereof to reduce trigger voltage, connects a source electrode, a grid electrode and the first high-concentration P type doping (20) together to form a cathode, and leads out an electrode from a metal silicide (30) above the second high-concentration N type doping (26) to form an anode, thereby obtaining the grid grounding NMOS type ESD device.)
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种栅极接地NMOS(Grounded-Gate NMOS，GGNMOS)型ESD器件及其实现方法。
背景技术
在集成电路防静电保护设计领域，防静电保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层(GOX)厚度，以某公司55LP先进工艺平台为例，核心器件(1.2VMOSFET)的工作电压为1.2V，栅氧化层厚度为26A(埃，0.1nm)，所以该公司55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计窗口通常为1.32V～5.2V之间。但是该公司55LP先进工艺平台核心器件(1.2V NMOS)的防静电保护GGNMOS器件的回滞效应特性曲线，如图1所示，却表明GGNMOS器件的触发电压(Vt1，右侧曲线较低位置拐点对应电压)为6.85V，超出核心器件的防静电保护设计窗口，如果将该GGNMOS器件直接用于核心器件(1.2V NMOS)的防静电保护设计，极易导致核心器件(1.2VMOSFET)的栅氧化层发生可靠性问题。
至于如何调节降低GGNMOS(Grounded-Gate NMOS，栅极接地的NMOS)的触发电压Vt1,业界一般用在GGNMOS的漏极下方加入P型ESD IMP来实现，具体器件结构示意图如图2。
现有技术GGNMOS包括浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度N型掺杂(N+)26、P型防静电植入层(P型ESDIMP)28、低压P阱(LV-P-Well)70、P型衬底(P-Sub)80、N型栅极(N-Poly)40、非金属硅化物50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。
整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80上生成低压P阱(LV-P-Well)70，在低压P阱(LV-P-Well)70的一侧从外向内依次设置高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24，在高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24间设置一浅沟道隔离层(STI，Shallow Trench Isolation)10，高浓度P型掺杂(P+)20的外侧为低压P阱(LV-P-Well)70的一部分；在低压P阱(LV-P-Well)70的另一侧设置高浓度N型掺杂(N+)26，高浓度N型掺杂(N+)26的外侧为低压P阱(LV-P-Well)70的一部分，在高浓度N型掺杂(N+)26的正下方之外侧设置P型防静电植入层(P型ESD IMP)28；高浓度N型掺杂(N+)24和高浓度N型掺杂(N+)26间为低压P阱(LV-P-Well)70的一部分(有源区)，在其上方设置栅氧化层(通常栅极的栅氧化层是默认存在的，图示均不特意标示)及N型栅极(N-Poly)40；高浓度N型掺杂(N+)26的正上方之内侧为非金属硅化物50，高浓度N型掺杂(N+)26的正上方之外侧为金属硅化物(Silicide)30，在高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24上方分别生成金属硅化物(Silicide)30。
高浓度N型掺杂(N+)24为本GGNMOS器件的源极(Source)、高浓度N型掺杂(N+)26为本GGNMOS器件的漏极(Drain)，N型栅极(N-Poly)40为本GGNMOS器件的栅极(Gate)。
在高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、以及N型栅极(N-Poly)40上方的金属硅化物30引出电极构成该GGNMOS器件的阴极Cathode，在高浓度N型掺杂(N+)26的上方外侧的金属硅化物30引出电极构成该GGNMOS器件的阳极Anode。
但工艺上为了节省一道光罩，核心器件GGNMOS漏极下方的P型ESD IMP往往和IO器件的GGNMOS的漏极下方P型ESD IMP是同时加入的，是共用一张光罩的，而且该P型ESD IMP的离子注入剂量往往由调节IO器件的GGNMOS的触发电压Vt1决定的，这往往导致了核心器件GGNMOS的漏极下方即使加入了P型ESD IMP，其触发电压的下降仍然非常有限，图3为已存在的漏极下方加入了P型ESD IMP的核心器件GGNMOS的回滞效应曲线，由该回滞效应曲线可以得出其触发电压Vt1仅从6.85V降低到6.7V，仍然大于5.2V，不能直接适用于1.2V(核心)器件的防静电保护设计，因此需要找到一种更好的办法来降低1.2V(核心)GGNMOS器件的触发电压。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种栅极接地NMOS型ESD器件及其实现方法，以在现有栅极接地NMOS型ESD器件基础上通过去掉原高浓度N型掺杂(N+)26下方的P型防静电植入层28，并在高浓度N型掺杂(N+)26的外侧加入浮接的P型重掺杂区(即高浓度P型掺杂)(P+)22实现一种栅极接地NMOS型ESD器件，从而降低该新型GGNMOS器件的触发电压，使得该新型GGNMOS器件能直接适用于核心器件(1.2V)的防静电保护设计。
为达上述及其它目的，本发明提出一种栅极接地NMOS型ESD器件，所述栅极接地NMOS型ESD器件包括：
半导体衬底(80)；
在所述半导体衬底(80)上生成的低压P阱(70)；
在所述低压P阱(70)上的依次生成的第一高浓度P型掺杂(20)、第一高浓度N型掺杂(24)、第二高浓度N型掺杂(26)以及浮接的第二高浓度P型掺杂(22)，所述第二高浓度N型掺杂(26)的正上方靠近所述第一高浓度N型掺杂(24)部分设置非金属硅化物(50)，其正上方靠近所述浮接的第二高浓度P型掺杂(22)部分设置金属硅化物(30)；
在所述第一高浓度N型掺杂(24)和第二高浓度N型掺杂(26)之间的有源区上方生成的栅氧化层及N型栅极(40)；
其中，所述第一高浓度N型掺杂(24)和N型栅极(40)以及第一高浓度P型掺杂(20)接在一起构成阴极，在所述第二高浓度N型掺杂(26)上方的金属硅化物30引出电极构成阳极。
优选地，所述第一高浓度P型掺杂(20)和第一高浓度N型掺杂(24)间设置一浅沟道隔离层(10)。
优选地，所述第一高浓度P型掺杂(20)、浮接的第二高浓度P型掺杂(22)、第一高浓度N型掺杂(24)以及N型栅极(40)上方分别生成金属硅化物(30)。
优选地，在所述第一高浓度P型掺杂(20)、第一高浓度N型掺杂(24)以及N型栅极(40)上方的金属硅化物(30)引出电极构成所述阴极。
优选地，所述第一高浓度N型掺杂(24)为所述栅极接地NMOS型ESD器件的源极，所述第二高浓度N型掺杂(26)为所述栅极接地NMOS型ESD器件的漏极，所述N型栅极(40)为所述栅极接地NMOS型ESD器件的栅极。
优选地，所述浮接的第二高浓度P型掺杂(22)和低压P阱(70)以及所述第二高浓度N型掺杂(26)一起构成反向P-i-N二极管。
优选地，通过调节所述反向P-i-N二极管的所述浮接的第二高浓度P型掺杂(22)和第二高浓度N型掺杂(26)的间距S来调节降低所述栅极接地NMOS型ESD器件漏极的击穿电压。
为达到上述目的，本发明还提供一种栅极接地NMOS型ESD器件的实现方法，所述方法将现有栅极接地NMOS型ESD器件下方的P型防静电植入层(28)去掉，并在其第二高浓度N型掺杂(26)的外侧加入浮接的第二高浓度P型掺杂(22)，由源极、栅极以及第一高浓度P型掺杂(20)接在一起构成阴极，在第二高浓度N型掺杂(26)上方的金属硅化物(30)引出电极构成阳极，从而得到所述栅极接地NMOS型ESD器件。
优选地，所述方法进一步包括：
步骤S1，提供一半导体衬底(80)；
步骤S2，在所述半导体衬底(80)上生成低压P阱(70)；
步骤S3，在所述低压P阱(70)上依次生成第一高浓度P型掺杂(20)、第一高浓度N型掺杂(24)、第二高浓度N型掺杂(26)以及浮接的第二高浓度P型掺杂(22)，所述第二高浓度N型掺杂(26)的正上方靠近所述第一高浓度N型掺杂(24)部分设置非金属硅化物(50)，其正上方靠近所述浮接的第二高浓度P型掺杂(22)部分设置金属硅化物(30)，在所述第一高浓度N型掺杂(24)和第二高浓度N型掺杂(26)之间的有源区上方生成栅氧化层及N型栅极(40)；
步骤S4，将所述第一高浓度N型掺杂(24)和N型栅极(40)以及第一高浓度P型掺杂(20)接在一起构成阴极，在所述第二高浓度N型掺杂(26)上方的金属硅化物30引出电极构成阳极。
优选地，所述浮接的第二高浓度P型掺杂(22)和低压P阱(70)以及所述第二高浓度N型掺杂(26)一起构成反向P-i-N二极管，通过调节所述反向P-i-N二极管的所述浮接的第二高浓度P型掺杂(22)和第二高浓度N型掺杂(26)的间距S来调节降低所述栅极接地NMOS型ESD器件漏极的击穿电压。
与现有技术相比，本发明一种栅极接地NMOS型ESD器件及其实现方法通过将现有去掉现有GGNMOS型ESD器件之漏极(Drain)即高浓度N型掺杂(N+)26下方的P型防静电植入层28，并在其漏极(Drain)的外侧加入浮接的P型重掺杂区(即高浓度P型掺杂)(P+)22，使得该浮接的P型重掺杂区(P+)22和低压P阱70以及漏极一起构成反向P-i-N二极管，通过调节反向P-i-N二极管P端即浮接的P型重掺杂区(P+)22和N端即高浓度N型掺杂(N+)26的间距S来调节降低本发明GGNMOS型ESD器件的漏极(Drain)的击穿电压，从而降低本发明之新型GGNMOS型ESD器件的触发电压Vt1，使得本发明之新型GGNMOS型ESD器件能直接适用于核心器件(1.2V)的防静电保护，同时，由于本发明无需P型ESD IMP，所以可以节省一道光罩，降低工艺成本。
附图说明
图1为某公司55LP工艺平台1.2V GGNMOS回滞效应特性曲线；
图2为现有一种栅极接地NMOS型ESD器件的结构图；
图3为现有技术中GGNMOS型ESD器件的回滞效应曲线；
图4为本发明一种栅极接地NMOS型ESD器件之较佳实施例的器件结构图；
图5为本发明之GGNMOS型ESD器件的回滞效应曲线；
图6为本发明一种栅极接地NMOS型ESD器件的实现方法的步骤流程图；
图7为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图4为本发明一种栅极接地NMOS型ESD器件之较佳实施例的器件结构图。如图4所示，本发明一种栅极接地NMOS型ESD器件，包括：浅沟道隔离层(STI，Shallow TrenchIsolation)10、高浓度P型掺杂(P+)20、浮接的高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、高浓度N型掺杂(N+)26、低压P阱(LV-P-Well)70、P型衬底(P-Sub)80、栅氧化层(通常栅极的栅氧化层是默认存在的，图示均不特意标示)及N型栅极(N-Poly)40、非金属硅化物50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。
整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80上生成低压P阱(LV-P-Well)70，在低压P阱(LV-P-Well)70上依次设置高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度N型掺杂(N+)26以及浮接的高浓度P型掺杂(P+)22，具体地，在低压P阱(LV-P-Well)70的一侧从外向内依次设置高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24，在高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24间设置一浅沟道隔离层(STI，Shallow TrenchIsolation)10，高浓度P型掺杂(P+)20的外侧为低压P阱(LV-P-Well)70的一部分；在低压P阱(LV-P-Well)70的另一侧从内向外依次设置高浓度N型掺杂(N+)26和浮接的高浓度P型掺杂(P+)22，高浓度N型掺杂(N+)26和浮接的高浓度P型掺杂(P+)22间的间距为S，浮接的高浓度P型掺杂(P+)22的外侧为低压P阱(LV-P-Well)70的一部分；高浓度N型掺杂(N+)24和高浓度N型掺杂(N+)26间为低压P阱(LV-P-Well)70的一部分(有源区)，在其上方设置栅氧化层及N型栅极(N-Poly)40；高浓度N型掺杂(N+)26的正上方靠近高浓度N型掺杂(N+)24部分设置非金属硅化物50，高浓度N型掺杂(N+)26的正上方靠近浮接的高浓度P型掺杂(P+)22部分设置金属硅化物(Silicide)30，并在高浓度P型掺杂(P+)20、浮接的高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、N型栅极(N-Poly)40上方分别生成金属硅化物(Silicide)30。
高浓度N型掺杂(N+)24为本发明GGNMOS器件的源极(Source)、高浓度N型掺杂(N+)26为本GGNMOS器件的漏极(Drain)，N型栅极(N-Poly)40为本发明GGNMOS器件的栅极(Gate)。
在高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24以及N型栅极(N-Poly)40上方的金属硅化物30引出电极构成本发明之GGNMOS型ESD器件的阴极Cathode，在高浓度N型掺杂(N+)26上方的金属硅化物30引出电极构成本发明之GGNMOS型ESD器件的阳极Anode。
本发明实际上是将图2的已加入P型ESD IMP的GGNMOS型ESD器件的基础上，去掉原先漏极(Drain)即高浓度N型掺杂(N+)26下方的P型防静电植入层(P型ESD IMP)28，并在漏极(Drain)即高浓度N型掺杂(N+)26的外侧加入浮接的P型重掺杂区(即高浓度P型掺杂)(P+)22，源极(Source)即高浓度N型掺杂(N+)24、栅极(Gate)即N型栅极(N-Poly)40和高浓度P型掺杂(P+)20接在一起构成阴极Cathode，该浮接的P型重掺杂区(P+)22和低压P阱(LV-P-Well)70以及漏极(Drain)即高浓度N型掺杂(N+)26一起构成反向P-i-N二极管，通过调节反向P-i-N二极管P端即浮接的P型重掺杂区(P+)22和N端即高浓度N型掺杂(N+)26的间距S来调节降低核心GGNMOS器件漏极(Drain)的击穿电压，从而降低本发明之新型GGNMOS型ESD器件的触发电压Vt1，使得本发明之新型GGNMOS型ESD器件能直接适用于核心器件(1.2V)的防静电保护，如图5所示，可见，右侧曲线较低位置拐点所对应的触发电压Vt1低于5V，适合背景技术所需应用。
图6为本发明一种栅极接地NMOS型ESD器件的实现方法的步骤流程图。如图6所示，本发明一种栅极接地NMOS型ESD器件的实现方法，包括如下步骤：
步骤S1，提供一半导体衬底，在本发明具体实施例中，提供一P型衬底(P-Sub)80。
步骤S2，在P型衬底(P-Sub)80上生成低压P阱(LV-P-Well)70。
步骤S3，在低压P阱(LV-P-Well)70上依次设置高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度N型掺杂(N+)26以及浮接的高浓度P型掺杂(P+)22，具体地，在低压P阱(LV-P-Well)70的一侧从外向内依次设置高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24，在高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24间设置一浅沟道隔离层(STI，ShallowTrench Isolation)10，高浓度P型掺杂(P+)20的外侧为低压P阱(LV-P-Well)70的一部分；在低压P阱(LV-P-Well)70的另一侧从内向外依次设置高浓度N型掺杂(N+)26和浮接的高浓度P型掺杂(P+)22，高浓度N型掺杂(N+)26和浮接的高浓度P型掺杂(P+)22间的间距为S，浮接的高浓度P型掺杂(P+)22的外侧为低压P阱(LV-P-Well)70的一部分；高浓度N型掺杂(N+)24和高浓度N型掺杂(N+)26间为低压P阱(LV-P-Well)70的一部分(有源区)，在其上方设置栅氧化层及N型栅极(N-Poly)40；高浓度N型掺杂(N+)26的正上方靠近高浓度N型掺杂(N+)24部分设置非金属硅化物50，高浓度N型掺杂(N+)26的正上方靠近浮接的高浓度P型掺杂(P+)22部分设置金属硅化物(Silicide)30，并在高浓度P型掺杂(P+)20、浮接的高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、N型栅极(N-Poly)40上方分别生成金属硅化物(Silicide)30
步骤S4，将高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24以及N型栅极(N-Poly)40上方的金属硅化物30引出电极构成本发明之GGNMOS型ESD器件的阴极Cathode，将高浓度N型掺杂(N+)26上方的金属硅化物30引出电极构成本发明之GGNMOS型ESD器件的阳极Anode。
在本发明中，高浓度N型掺杂(N+)24为本发明GGNMOS器件的源极(Source)、高浓度N型掺杂(N+)26为本GGNMOS器件的漏极(Drain)，N型栅极(N-Poly)40为本发明GGNMOS器件的栅极(Gate)。
可见，本发明在图2的已加入P型ESD IMP的GGNMOS型ESD器件的基础上，通过去掉原先漏极(Drain)即高浓度N型掺杂(N+)26下方的P型防静电植入层(P型ESD IMP)28，并在漏极(Drain)即高浓度N型掺杂(N+)26的外侧加入浮接的P型重掺杂区(即高浓度P型掺杂)(P+)22，源极(Source)即高浓度N型掺杂(N+)24、栅极(Gate)即N型栅极(N-Poly)40和高浓度P型掺杂(P+)20接在一起构成阴极Cathode，该浮接的P型重掺杂区(P+)22和低压P阱(LV-P-Well)70以及漏极(Drain)即高浓度N型掺杂(N+)26一起构成反向P-i-N二极管，通过调节反向P-i-N二极管P端即浮接的P型重掺杂区(P+)22和N端即高浓度N型掺杂(N+)26的间距S来调节降低核心GGNMOS器件漏极(Drain)的击穿电压，从而降低本发明之新型GGNMOS型ESD器件的触发电压Vt1，使得本发明之新型GGNMOS型ESD器件能直接适用于核心器件(1.2V)的防静电保护。
应用时，可以将本发明之GGNMOS型ESD器件接在IO端和地之间用于IO保护，本发明正极Anode接IO端，本发明负极Cathode接地(Vss)。本发明还可以接在电源和地间做电源钳位(Power Clamp)，本发明正极Anode接电源正端(Vdd)，本发明负极Cathode接地(Vss),如图7所示。
综上所述，本发明涉及一种栅极接地NMOS型ESD器件及其实现方法，通过将现有去掉现有GGNMOS型ESD器件之漏极(Drain)即高浓度N型掺杂(N+)26下方的P型防静电植入层28，并在其漏极(Drain)的外侧加入浮接的P型重掺杂区(P+)22，使得该浮接的P型重掺杂区(P+)22和低压P阱70以及漏极一起构成反向P-i-N二极管，通过调节反向P-i-N二极管P端即浮接的P型重掺杂区(P+)22和N端即高浓度N型掺杂(N+)26的间距S来调节降低本发明GGNMOS型ESD器件的漏极(Drain)的击穿电压，从而降低本发明之新型GGNMOS型ESD器件的触发电压Vt1，使得本发明之新型GGNMOS型ESD器件能直接适用于核心器件(1.2V)的防静电保护，同时，由于本发明无需P型ESD IMP，所以可以节省一道光罩，降低工艺成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。