一种电平转换电路及芯片
阅读说明：本技术 一种电平转换电路及芯片 (Level conversion circuit and chip ) 是由 严慧婕 温建新 蒋宇 沈灵 曾夕 于 2021-09-07 设计创作，主要内容包括：本发明提供了一种电平转化电路及芯片,电平转化电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器；第一PMOS管的源极连接I/O电源,漏极连接第一输出节点,栅极连接第二输出节点；第一NMOS管的漏极连接第一输出节点,源极接地,栅极连接输入信号；第二PMOS管的源极连接I/O电源,漏极连接第二输出节点,栅极连接第一输出节点；第二NMOS管的漏极连接第二输出节点,源极接地,栅极连接反相器的输出端,反相器的输入端连接所述输入信号。电平转化电路适用于宽VDDIO范围的输出要求,并且输出速度快、功耗小。(The invention provides a level conversion circuit and a chip, wherein the level conversion circuit comprises a first PMOS (P-channel metal oxide semiconductor) tube, a second PMOS tube, a third PMOS tube, a fourth PMOS tube, a first NMOS (N-channel metal oxide semiconductor) tube, a second NMOS tube, a third NMOS tube, a fourth NMOS tube and a phase inverter; the source electrode of the first PMOS tube is connected with an I/O power supply, the drain electrode of the first PMOS tube is connected with a first output node, and the grid electrode of the first PMOS tube is connected with a second output node; the drain electrode of the first NMOS tube is connected with the first output node, the source electrode of the first NMOS tube is grounded, and the grid electrode of the first NMOS tube is connected with an input signal; the source electrode of the second PMOS tube is connected with an I/O power supply, the drain electrode of the second PMOS tube is connected with a second output node, and the grid electrode of the second PMOS tube is connected with the first output node; the drain electrode of the second NMOS tube is connected with the second output node, the source electrode of the second NMOS tube is grounded, the grid electrode of the second NMOS tube is connected with the output end of the phase inverter, and the input end of the phase inverter is connected with the input signal. The level conversion circuit is suitable for output requirements of a wide VDDIO range, and is high in output speed and low in power consumption.)
技术领域
本发明涉及集成电路技术领域，特别涉及一种电平转化电路及芯片。
背景技术
在集成电路中，通常包含I/O电路和内核电路。I/O电路是芯片内核电路和外部信号传输的桥梁，它可以将外部信号传输到内核电路，也可以将内核电路信号发送到外部，实现芯片内外部的双向数据传输。如图1所示，内核电路的电源电压通常比外部电压低，这样I/O电路就需要高、低压两套电源--给IO供电的I/O电源(I/O电源的电压为VDDIO)和给内核电路供电的内核电源(内核电源的电压为VDDC)。为了满足高、低压电源的工作需求，电平转换电路(level shifter)能够使逻辑信号从0～VDDC转换成0～VDDIO。由于芯片产品的功能越来越多样化，单一的VDDIO已经不能满足产品需求，许多产品要求芯片能够工作在多种VDDIO下。目前常规的电平转换电路结构很难满足这种需求，即使通过精确设计电平转换电路的器件尺寸使其能在不同VDDIO下工作，也无法达到原先单一的VDDIO下的输出速度。
图1为一种常用的电平转换电路，两组下拉NMOS和上拉PMOS器件形成交叉推挽输出结构。当VDDIO一定，器件尺寸设计合理的电平转换电路能正常输出逻辑信号。但是，当VDDIO电压变化较大时，原本设计的电平转换电路会由于失效而无法正常输出逻辑电平。例如VDDIO大幅降低，上拉PMOS的驱动能力降低，此时原先设计的NMOS的下拉能力就过大，电平转换电路可能无法正常输出高电平。反之，如果VDDIO提高，电平转换电路可能无法正常输出低电平。即使精确配比该电路结构中每一个器件的尺寸，使之在较宽的I/O电压范围下仍然工作，也会因为折中的设计导致无法达到原先单一VDDIO下的输出速度。另外，电平转换的瞬间同一边的PMOS和NMOS会同时开启，此时VDDIO和地之间存在电流通路，低速输出会引起更长的同时开启时间，从而造成更大的芯片功耗。更糟糕的是，在实际应用中，大规模集成电路的电源存在电压波动，波动可能是VDDC降低而VDDIO升高。VDDC降低导致下拉NMOS开启速度更慢，VDDIO升高会使PMOS上拉能力变强，如果NMOS的下拉能力无法竞争过PMOS的上拉能力，那么输出就失效了。此外，不同的工作环境和工艺条件也会影响MOS器件的工作能力，折中的设计使得该结构在极端因素下的输出稳定性变差，失效几率变高。
图2为一种电流镜结构电路，也可以实现电平转换功能。这种结构输出转换电平的速度快，同时也可以在较宽的VDDIO范围下工作。但是当输入信号为高电平(VDDC)时，N1和P1同时开启，形成VDDIO和地之间的直接通路，产生非常大的漏电流。如果In端持续输入0～VDDC之间持续变化的信号，那么该结构可能有一半的工作时间都处于漏电的状态，这与现代集成电路芯片的低功耗目标相悖。所以图2的结构不适用于持续电平转换的功能实现。
发明内容
本发明提供了一种电平转化电路及芯片，以解决现有的电平转化电路不能适用于宽VDDIO范围的输出要求、输出速度慢和功耗大的技术问题。
为解决上述技术问题，本发明提供了一种电平转化电路，所述电平转化电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器；
所述第一PMOS管的源极连接I/O电源，漏极连接第一输出节点，栅极连接第二输出节点；
所述第一NMOS管的漏极连接所述第一输出节点，源极接地，栅极连接输入信号；
所述第二PMOS管的源极连接所述I/O电源，漏极连接所述第二输出节点，栅极连接所述第一输出节点；
所述第二NMOS管的漏极连接所述第二输出节点，源极接地，栅极连接所述反相器的输出端，所述反相器的输入端连接所述输入信号；
所述第三PMOS管的源极连接外接电源，漏极连接第三节点，栅极连接所述输入信号；
所述第三NMOS管的漏极连接所述第三节点，源极连接所述第一输出节点，栅极连接所述第二输出节点；
所述第四PMOS管的源极连接所述外接电源，漏极连接第四节点，栅极连接所述反相器的输出端；
所述第四NMOS管的漏极连接所述第四节点，源极连接所述第二输出节点，栅极连接所述第一输出节点。
可选的，所述I/O电源的电压为VDDIO，VDDIO的范围为1.6V～3.6V。
可选的，所述外接电源为内核电路的内核电源。
可选的，所述外接电源的电压为VDDC1，并且V额定≥VDDC1≥|Vthp|，其中，V额定是指所述第三PMOS管和所述第四PMOS管的额定工作电压，Vthp是指所述第三PMOS管和所述第四PMOS管的阈值电压。
可选的，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管、所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管均为厚栅氧MOS管。
可选的，所述第三PMOS管和所述第四PMOS管均为薄栅氧MOS管。
可选的，所述第一输出节点或所述第二输出节点为所述电平转化电路的输出端。
本发明还提供了一种芯片，所述芯片包括内核电路和上述任一项所述的电平转化电路，所述内核电路的输出端与所述电平转化电路的输入端连接。
本发明提供的一种电平转化电路及芯片，能适用于宽VDDIO范围的输出要求，并且输出速度快、功耗小。
附图说明
图1是现有技术中的一种电平转化电路的结构示意图。
图2是现有技术中的一种电平转化电路的结构示意图。
图3是本发明一实施例提供的一种电平转化电路的结构示意图。
[附图标记说明如下]：
第一PMOS管-P1、第二PMOS管-P2、第三PMOS管-P3、第四PMOS管-P4、第一NMOS管-N1、第二NMOS管-N2、第三NMOS管-N3、第四NMOS-N4、第一输出节点-Outn、第二输出节点-Out、第三节点-A、第四节点-B。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的一种电平转化电路及芯片作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图3所示，本实施例提供了一种电平转化电路，所述电平转化电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和反相器；
所述第一PMOS管P1的源极连接I/O电源，漏极连接第一输出节点Outn，栅极连接第二输出节点Out；
所述第一NMOS管N1的漏极连接所述第一输出节点Outn，源极接地，栅极连接输入信号；
所述第二PMOS管P2的源极连接所述I/O电源，漏极连接所述第二输出节点Out，栅极连接所述第一输出节点Outn；
所述第二NMOS管N2的漏极连接所述第二输出节点Out，源极接地，栅极连接所述反相器的输出端，所述反相器的输入端连接所述输入信号；
所述第三PMOS管P3的源极连接外接电源，漏极连接第三节点A，栅极连接所述输入信号；
所述第三NMOS管N3的漏极连接所述第三节点A，源极连接所述第一输出节点Outn，栅极连接所述第二输出节点Out；
所述第四PMOS管P4的源极连接所述外接电源，漏极连接第四节点B，栅极连接所述反相器的输出端；
所述第四NMOS管N4的漏极连接所述第四节点B，源极连接所述第二输出节点Out，栅极连接所述第一输出节点Outn。
图3所示的结构包含一组交叉推挽结构的MOS器件(N1、N2、P1、P2)和一组输入跟随的动态预充电MOS器件(N3、N4、P3、P4)，为了方便书写和阅读，实施例中有些部件直接用附图标记代替，例如，N1表示第一NMOS管N1。需要进行电平转换的输入信号In(0～VDDC)及其反向信号Inn控制下拉NMOS(N1/N2)的开启和关闭。当输入端的输入信号In为高电平VDDC时，Inn为低电平0，N1开启，N2关闭。N1将第一输出节点Outn下拉至低电位(0V)，开启P2，P2将第二输出节点Out上拉至高电位(VDDIO)，实现信号VDDC与VDDIO之间的电平转换。当输入端信号In翻转为低电平0，N1关闭，N2开启。在这个瞬间，P2尚未关闭，P2和N2同时开启形成VDDIO和地之间的直接通路，由于P2和N2之间竞争，第二输出节点Out未能马上被下拉至低电位。而此时P3已经开启，并由VDDC向第三节点A充电，第二输出节点Out暂时的高电位使N3仍旧保持开启，并开始给第一输出节点Outn充电，抬升P2的栅端电压。当P2没有竞争过N2时，第二输出节点Out被快速下拉至低电位，N3关闭，充电行为停止，交叉推挽结构实现翻转信号的正常输出。当信号再次翻转变化，对称结构再次重复上述类似动作，高速输出电平转换信号。输入信号In/Inn在0～VDDC之间翻转，输出节点Out/Outn的信号也随之在0～VDDIO之间翻转，实现信号由内核电路至外部的电平转换输出。
本实施例提供的一种电平转化电路，能适用于宽VDDIO范围的输出要求，并且输出速度快、功耗小。
可选的，所述I/O电源的电压为VDDIO，VDDIO的范围为1.6V～3.6V。通过试验验证，本实施提供的电平转化电路可以适用于1.6V～3.6V的宽电压范围，即VDDIO的范围为1.6V～3.6V。
可选的，所述外接电源为内核电路的内核电源。由于内核电路配置有内核电源，内核电源的电压为VDDC，所以可以将内核电路的内核电源作为所述外接电源。
可选的，所述外接电源的电压为VDDC1，并且V额定≥VDDC1≥|Vthp|，其中，V额定是指所述第三PMOS管和所述第四PMOS管的额定工作电压，Vthp是指所述第三PMOS管和所述第四PMOS管的阈值电压。
参考图3所示，第三PMOS管P3和第四PMOS管P4上拉的外接电源可以另外设定，例如设定电压为VDDC1的电源，而不使用内核电路的内核电源，即图3中的VDDC可以更换为VDDC1。VDDC1需要小于等于V额定，以保证P3、P4的源漏两端不会承受超过额定工作能力的电压；为了保证P3、P4管的正常开启，则VGS≤Vthp，VGS是P3、P4栅极和源极之间的压差，当P3、P4管开启时，可以认为此时P3、P4栅极的电压为0，所以VGS＝0-VDDC1≤Vthp，即VDDC1≥-Vthp，也就是VDDC1≥|Vthp|。
可选的，所述第一PMOS管P1、所述第二PMOS管P2、所述第三PMOS管P3、所述第四PMOS管P4、所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3和所述第四NMOS管N4均为厚栅氧MOS管。使用厚栅氧MOS管可以防止MOS管被高压烧损，提高电路的可靠性。
可选的，所述第三PMOS管P3和所述第四PMOS管P4均为薄栅氧MOS管。由于其栅端电压为VDDC，所以P3和P4使用薄栅氧器件，开启速度更快，加速了各节点预充的速度。由于第二输出节点Out和第一输出节点Outn分别受输入信号Inn及其反向信号In直接控制，即N3、N4分别受Inn和In间接控制，所以P3、P4总是先于N3、N4开启，第三节点A、第四节点B在Outn和Out信号上升至VDDIO前已经被VDDC1强拉至VDDC1，所以第三节点A、第四节点B两点的最大电压为VDDC1，最小电压为0。故P3、P4源漏两端的压差VDS最大就是VDDC1-0＝VDDC1，最小是VDDC1-VDDC1＝0，即VDS的变化范围是0到VDDC1，因此只需要限定VDDC1的电压小于或等于P3、P4的额定工作电压时，P3、P4两端就不会承受超过P3、P4额定工作能力的电压，即保证了VDS≤V额定，V额定是指P3、P4的额定工作电压。
可选的，所述第一输出节点Outn或所述第二输出节点Out为所述电平转化电路的输出端。在实际使用所述电平转化电路的时候，可以根据后级电路的需求，选用第一输出节点Outn和第二输出节点Out中的一个作为电平转化电路的输出。
基于与上述一种电平转化电路相同的技术构思，本实施例还提供了一种芯片，所述芯片包括内核电路和上述任一项所述的电平转化电路，所述内核电路的输出端与所述电平转化电路的输入端连接，即所述内核电路的输出信号作为所述电平转化电路的输入信号。
本实施例提供的一种芯片，能适用于宽VDDIO范围的输出要求，并且输出速度快、功耗小。
综上所述，本发明提供的一种电平转化电路及芯片，能适用于宽VDDIO范围的输出要求，并且输出速度快、功耗小。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明的保护范围。