具体实施方式

下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅是本申请的一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

需要说明，若本申请实施方式中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本申请实施方式中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。另外，各个实施方式之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。

在图1的六管电平移位电路中，交叉耦合的晶体管对中的第一上拉晶体管MP1和第二上拉晶体管MP2的源极端均连接于电压输入端，第一下拉晶体管MN1、第二下拉晶体管MN2和第五晶体管MN3均与输入单元IN电性连接；而输出晶体管MP3的漏极端为输出端，以将电平移位电路处理过的信号输出。具体地，当输入单元IN的输入信号为高电平1时，第一下拉晶体管MN1导通，第二下拉晶体管MN2和第五晶体管MN3截止，第二上拉晶体管MP2导通，第一上拉晶体管MP1截止，输出晶体管MP3导通，输出晶体管MP3的漏极输出为高。当输入单元IN的输入信号为低电平0时，第一下拉晶体管MN1截止，第二下拉晶体管MN2和第五晶体管MN3导通，第二上拉晶体管MP2截止，第一上拉晶体管MP1导通，输出晶体管MP3截止，输出晶体管MP3的漏极输出为低。在电平移位电路的使用过程中，第一上拉晶体管MP1和第二上拉晶体管MP2栅极所加电压近似为VCC。

同样地，在图2所示的四管电平移位电路中，交叉耦合的晶体管对中的第一上拉晶体管MP1和第二上拉晶体管MP2的源极端均连接于电压输入端，第一下拉晶体管MN1和第二下拉晶体管MN2均与输入单元IN电性连接；而第二上拉晶体管MP2的漏极端为输出端，以用于输出电平移位电路处理过的信号。当输入单元IN的输入信号为高电平1时，第一下拉晶体管MN1导通，第二下拉晶体管MN2截止，第二上拉晶体管MP2导通，第一上拉晶体管MP1截止，第二上拉晶体管MP2的漏极输出为高，第一上拉晶体管MP1的栅极所加电压近似于VCC；当输入单元IN的输入信号为低电平0时，第一下拉晶体管MN1截止，第二下拉晶体管MN2导通，第二上拉晶体管MP2截止，第一上拉晶体管MP1导通，第二上拉晶体管MP2的漏极输出为低，第二上拉晶体管MP2的栅极所加电压近似于VCC。

为了解决上述的电平移位电路工作过程中交叉耦合的晶体管对中的晶体管的栅极所加电压近似于VCC的问题，本申请在电平移位电路中设置钳位电路。该钳位电路连接于交叉耦合的晶体管对中的晶体管的栅极。通过钳位电路使晶体管对中的晶体管的栅极所加电压小于或等于设定电压。其中，设定电压小于电压输入端提供的电压，从而可以使交叉耦合的晶体管对中的晶体管栅极所加电压低于电压输入端提供的电压。

如图3所示，图3是本申请电平移位电路一实施方式的结构示意图。本实施方式电平移位电路包括交叉耦合的晶体管对和一对钳位电路。

其中，本申请交叉耦合的晶体管对中的晶体管以P通道增强型MOSFET为例，具有栅极、源极和漏极。下文将描述的第一上拉晶体管MP1、第二上拉晶体管MP2、输出晶体管MP3、第二场效应管MP5、第一场效应管MP4、第一晶体管M1和第三晶体管M3亦以P通道增强型MOSFET为例，实务上可替换为其他型态的晶体管或具类似功能的电路组件，并对应调整与其他组件间的配置关系。

其中，交叉耦合的晶体管对中的晶体管的源极与电压输入端VCC连接，其可在栅极-源级电压Vgs小于一定值时导通，并将电压输入端VCC的电压接入到电平移位电路中。

可选地，一对钳位电路中每个钳位电路一一对应地将输入端和晶体管对中每个晶体管的栅极相连接，从而用于将交叉耦合的晶体管对中的晶体管的栅极电压钳位于设定电压，所述的设定电压小于所述电压输入端提供的电压。

可选地，设定电压可以小于或等于交叉耦合的晶体管对中的晶体管的耐压值，并且交叉耦合的晶体管对中的晶体管的耐压值小于电压输入端VCC提供的电压，这样通过钳位电路即保证交叉耦合的晶体管对中的晶体管可以正常工作，又可以避免采用增厚栅极氧化层导致跨导降低。

进一步地，交叉耦合的晶体管对包括第一上拉晶体管MP1和第二上拉晶体管MP2。

其中，第一上拉晶体管MP1的漏极与第二上拉晶体管MP2的栅极连接，可以通过钳位电路控制第一上拉晶体管MP1的源极和漏极之间的电位差，从而在第一上拉晶体管MP1导通时，使得第二上拉晶体管MP2的栅极所加电压低于设定电压。

可选地，钳位电路可包括第二钳位器件，第二钳位器件与第一上拉晶体管MP1并联，以便通过与第一上拉晶体管MP1并联的第二钳位器件限制第一上拉晶体管MP1漏极的电压，从而使第二上拉晶体管MP2的栅极所加电压低于设定电压。

可选地，如图4所示，第二钳位器件可为第二场效应管MP5。且钳位电路还可包括恒压单元101。第二场效应管MP5的栅极与恒压单元101连接，通过恒压单元101使第二场效应管MP5的栅极电压恒定，并使第二场效应管MP5处于导通的状态，第二场效应管MP5产生一定的电压降V_DS5，在第一上拉晶体管MP1导通的情况下，第一上拉晶体管MP1的漏极电压为VCC-V_DS5，以使得第二上拉晶体管MP2的栅极所加电压低于设定电压。

可选地，恒压单元101可包括第一偏置单元。第一偏置单元包括第一晶体管M1和第二晶体管M2。

恒压单元101还可包括第二偏置单元。第二偏置单元包括第三晶体管M3、第四晶体管M4和电阻R1。

第一晶体管M1的源极与电压输入端VCC连接，第一晶体管M1的栅极与第三晶体管M3的栅极相连接。第三晶体管M3的源极与电压输入端VCC连接，第三晶体管M3的漏极连接于第四晶体管M4的漏极和第三晶体管M3的栅极。

第二晶体管M2的漏极连接于第一晶体管M1的漏极，且第二晶体管M2的漏极还与第二晶体管M2的栅极连接。第二晶体管M2的源极和接地电压GND相连。第二晶体管M2的栅极连接于第四晶体管M4的栅极。第四晶体管M4的源极与电阻R1的一端相连。电阻R1的另一端与接地电压GND相连。

其中，第四晶体管M4的宽长比是第二晶体管M2的宽长比的N倍。其中，N为大于1的整数，例如，N可为2或4等。第三晶体管M3的栅极还连接于第二钳位器件的栅极和第一钳位器件的栅极。

在其他实施方式中，如图5所示，第二钳位器件可为第二齐纳管D2。钳位电路还可包括第一限流单元R1，第一限流单元R1连接于第一上拉晶体管MP1的漏极。通过第二齐纳管D2产生一定的电压降V_D2，在第一上拉晶体管MP1导通的情况下，第一上拉晶体管MP1的漏极电压为VCC-V_D2，以使得第二上拉晶体管MP2的栅极所加电压低于设定电压。其中，第二齐纳管D2的电压降可以为0.5V～3V。

可选地，第一限流单元R1可为电阻。

另外，第二上拉晶体管MP2的漏极可连接第一上拉晶体管MP1的栅极，这样可以通过钳位电路限制第二上拉晶体管MP2的源极和漏极之间的电位差，使得在第二上拉晶体管MP2导通时，第一上拉晶体管MP1的栅极所加电压低于设定电压。

进一步地，钳位电路还可包括第一钳位器件，第一钳位器件与第二上拉晶体管MP2并联，以便通过与第二上拉晶体管MP2并联的第一钳位器件限制第二上拉晶体管MP2漏极的电压，从而使第一上拉晶体管MP1的栅极所加电压低于设定电压。

可选地，如图4所示，钳位电路还可包括恒压单元101。且第一钳位器件可为第一场效应管MP4。恒压单元101连接第一场效应管MP4的栅极，通过恒压单元101使第一场效应管MP4的栅极电压恒定，并使第一场效应管MP4处于导通的状态，第一场效应管MP4产生一定的电压降V_DS4，在第二上拉晶体管MP2导通的情况下，第二上拉晶体管MP2的漏极电压为VCC-V_DS4，以使得第一上拉晶体管MP1的栅极所加电压低于设定电压。

在其他实施例中，如图5所示，第一钳位器件可为第一齐纳管D1。钳位电路还可包括第二限流单元R2，第二限流单元R2连接于第二上拉晶体管MP2的漏极。通过第一齐纳管D1产生一定的电压降V_D1，在第二上拉晶体管MP2导通的情况下，第二上拉晶体管MP2的漏极电压为VCC-V_D1，以使得第一上拉晶体管MP1的栅极所加电压低于设定电压。

请继续参阅图4，本实施方式电平移位电路还可包括第一下拉晶体管MN1和第二下拉晶体管MN2。

其中，本申请的第一下拉晶体管MN1以N通道增强型MOSFET为例，具有栅极、源极和漏极。下文将描述的第二下拉晶体管MN2、第二晶体管M2、第四晶体管M4和第五晶体管MN3亦以N通道增强型MOSFET为例，实务上可替换为其他型态的晶体管或具类似功能的电路组件，并对应调整与其他组件间的配置关系。

第一下拉晶体管MN1的源极和接地电压GND相连。第一下拉晶体管MN1的漏极与第一上拉晶体管MP1的漏极相连。

可选地，电平移位电路工作时，第一下拉晶体管MN1和第一上拉晶体管MP1的开关状态相反；第一下拉晶体管MN1处于导通状态，第一上拉晶体管MP1处于截止状态，第一下拉晶体管MN1和第二钳位器件串联于电压输入端VCC和接地电压GND之间，第二钳位器件产生一定的电压降，第二钳位器件与第一上拉晶体管MP1的漏极相连的端的电压低于电压输入端VCC的电压值并且低于第二上拉晶体管MP2的导通阈值电压，以使第二上拉晶体管MP2处于导通状态；第一下拉晶体管MN1切换为截止状态，第一上拉晶体管MP1切换为导通状态，第一上拉晶体管MP1的漏极电压即等于电压输入端VCC的电压值与第二钳位器件电压降的差值，即第二上拉晶体管MP2栅极所加电压等于电压输入端VCC的电压值与第二钳位器件电压降的差值，从而使得在第一上拉晶体管MP1处于导通状态时，第二上拉晶体管MP2栅极所加电压低于设定电压。

第二下拉晶体管MN2的源极用于接入接地电压GND。第二下拉晶体管MN2的漏极与第二上拉晶体管MP2的漏极相连。

可选地，电平移位电路工作时，第二下拉晶体管MN2和第二上拉晶体管MP2的开关状态相反；第二下拉晶体管MN2处于导通状态，第二上拉晶体管MP2处于截止状态，第二下拉晶体管MN2和第一钳位器件串联于电压输入端VCC和接地电压GND之间，第一钳位器件产生一定的电压降，第一钳位器件与第二上拉晶体管MP2的漏极相连的端的电压低于电压输入端VCC的电压值并且低于第一上拉晶体管MP1的导通阈值电压，以使第一上拉晶体管MP1处于导通状态；第二下拉晶体管MN2切换为截止状态，第二上拉晶体管MP2切换为导通状态，第二上拉晶体管MP2的漏极电压即等于电压输入端VCC的电压值与第一钳位器件电压降的差值，即第一上拉晶体管MP1栅极所加电压等于电压输入端VCC的电压值与第一钳位器件电压降的差值，从而使得在第二上拉晶体管MP2处于导通状态时，第一上拉晶体管MP1栅极所加电压低于设定电压。

此外，电平移位电路还可包括第五晶体管MN3和输出晶体管MP3。

第五晶体管MN3的源极用于接入接地电压GND。第五晶体管MN3的漏极与输出晶体管MP3的漏极相连，且输出晶体管MP3的漏极用于输出。输出晶体管MP3的栅极连接于第一上拉晶体管MP1的漏极。输出晶体管MP3的源极连接电压输入端VCC。在第一上拉晶体管MP1、第二上拉晶体管MP2、第一上拉晶体管MP1和第二下拉晶体管MN2配合使输出晶体管MP3处于截止状态，并且第五晶体管MN3处于导通状态时，输出晶体管MP3漏极输出电压近似于接地电压GND，即输出晶体管MP3漏极输出低电平。在第一上拉晶体管MP1、第二上拉晶体管MP2、第一上拉晶体管MP1和第二下拉晶体管MN2配合使输出晶体管MP3处于导通状态，并且第五晶体管MN3处于截止状态时，输出晶体管MP3漏极输出电压近似于VCC，即输出晶体管MP3漏极输出高电平，因为输出晶体管MP3的栅极连接于第一上拉晶体管MP1的漏极，通过钳位电路将与第一上拉晶体管MP1的漏极相连的第二上拉晶体管MP2的栅极钳位于设定电压，也可以将输出晶体管MP3的栅极钳位于设定电压，以保证输出晶体管MP3可以正常工作，且可以避免采用增厚栅极氧化层导致输出晶体管MP3的跨导降低。

进一步地，电平移位电路还可包括输入单元IN和反相器INV11。

在一实现方式中，输入单元IN可直接连接于反相器INV11的第一端和第一下拉晶体管MN1的栅极。反相器INV11的第二端和第二下拉晶体管MN2的栅极相连接，反相器INV11的第二端还和第五晶体管MN3的栅极相连接。本实现方式中，在输入单元IN输出高电平时，第一下拉晶体管MN1处于导通状态，第二下拉晶体管MN2和第五晶体管MN3处于截止状态，从而第一上拉晶体管MP1处于截止状态，且第二上拉晶体管MP2和输出晶体管MP3处于导通状态，从而输出晶体管MP3漏极输出的是高电平。并且在输入单元IN输出低电平时，第一下拉晶体管MN1处于截止状态，第二下拉晶体管MN2和第五晶体管MN3处于导通状态，第一上拉晶体管MP1处于导通状态，第二上拉晶体管MP2和输出晶体管MP3处于截止状态，输出晶体管MP3的漏极输出低电平。

在另一实现方式中，输入单元IN可直接连接于第二下拉晶体管MN2的栅极、第五晶体管MN3的栅极和反相器INV11的第一端。反相器INV11的第二端和第一下拉晶体管MN1的栅极相连接。本实现方式中，在输入单元IN输出高电平时，第一下拉晶体管MN1处于截止状态，第二下拉晶体管MN2和第五晶体管MN3处于导通状态，从而第一上拉晶体管MP1处于导通状态，且第二上拉晶体管MP2和输出晶体管MP3处于截止状态，从而输出晶体管MP3漏极输出的是低电平。并且在输入单元IN输出低电平时，第一下拉晶体管MN1处于导通状态，第二下拉晶体管MN2和第五晶体管MN3处于截止状态，第一上拉晶体管MP1处于截止状态，第二上拉晶体管MP2和输出晶体管MP3处于导通状态，输出晶体管MP3的漏极输出高电平。

为直观说明本申请电平移位电路，本申请提供下述多个实施例。

实施例1

如图4所示，电平移位电路包括交叉耦合的晶体管对、输出晶体管MP3、输入单元IN、反相器INV11、下拉晶体管、第五晶体管MN3和钳位电路。

其中，下拉晶体管包括第一下拉晶体管MN1和第二下拉晶体管MN2。

交叉耦合的晶体管对包括第一上拉晶体管MP1和第二上拉晶体管MP2。

输入单元IN可直接连接于反相器INV11的第一端和第一下拉晶体管MN1的栅极。反相器INV11的第二端和第二下拉晶体管MN2的栅极相连接，反相器INV11的第二端还和第五晶体管MN3的栅极相连接。

第一下拉晶体管MN1的源极用于接入接地电压GND。第一下拉晶体管MN1的漏极与第一上拉晶体管MP1的漏极相连接。第一上拉晶体管MP1的源极和电压输入端VCC相连。

第二下拉晶体管MN2的源极用于接入接地电压GND。第二下拉晶体管MN2的漏极与第二上拉晶体管MP2的漏极相连接。第二上拉晶体管MP2的源极和电压输入端VCC相连接。

第五晶体管MN3的源极用于接入接地电压GND。第五晶体管MN3的漏极与于输出晶体管MP3的漏极相连接。输出晶体管MP3的源极连接电压输入端VCC。其中，第一上拉晶体管MP1的漏极和第二上拉晶体管MP2的栅极相连接，并且还与输出晶体管MP3的栅极相连接。另外，第二上拉晶体管MP2的漏极和第一上拉晶体管MP1的栅极相连接。

钳位电路包括第二钳位器件MP5、第一钳位器件MP4和恒压单元101。

恒压单元101连接于第二钳位器件MP5的栅极和第一钳位器件MP4的栅极，为第二钳位器件MP5和第一钳位器件MP4各自的栅极施加恒定的电压。

第一钳位器件MP4的源极和电压输入端VCC相连接。第一钳位器件MP4的漏极与第一上拉晶体管MP1的栅极相连接，且第一钳位器件MP4的漏极还和第二上拉晶体管MP2的漏极相连接。

第二钳位器件MP5的源极和电压输入端VCC相连接。第二钳位器件MP5的漏极与第二上拉晶体管MP2的栅极、输出晶体管MP3的栅极和第一上拉晶体管MP1的漏极相连接。

恒压单元101可包括第一偏置单元。第一偏置单元包括第一晶体管M1和第二晶体管M2。

恒压单元101还可包括第二偏置单元。第二偏置单元包括第三晶体管M3、第四晶体管M4和电阻R1。

第一晶体管M1的源极与电压输入端VCC相连接，第一晶体管M1的栅极与第三晶体管M3的栅极连接。第三晶体管M3的源极与电压输入端VCC连接，第三晶体管M3的漏极连接于第四晶体管M4的漏极和第三晶体管M3的栅极。

第二晶体管M2的漏极连接于第一晶体管M1的漏极，且第二晶体管M2的漏极还与第二晶体管M2的栅极连接。第二晶体管M2的源极和接地电压GND相连。第二晶体管M2的栅极连接于第四晶体管M4的栅极。第四晶体管M4的源极与电阻R1的一端相连。电阻R1的另一端与接地电压GND相连。

其中，第四晶体管M4的宽长比是第二晶体管M2的宽长比的N倍。第三晶体管M3的栅极还连接于第二钳位器件MP4的栅极和第一钳位器件MP1的栅极。

实施例2

如图5所示，电平移位电路包括交叉耦合的晶体管对、输出晶体管MP3、输入单元IN、反相器INV11、下拉晶体管、第五晶体管MN3和钳位电路。

其中，下拉晶体管包括第一下拉晶体管MN1和第二下拉晶体管MN2。

交叉耦合的晶体管对包括第一上拉晶体管MP1和第二上拉晶体管MP2。

输入单元IN可直接连接于反相器INV11的第一端和第一下拉晶体管MN1的栅极。反相器INV11的第二端和第二下拉晶体管MN2的栅极相连接，反相器INV11的第二端还和第五晶体管MN3的栅极相连接。

第一下拉晶体管MN1的源极用于接入接地电压GND。第一下拉晶体管MN1的漏极与第一上拉晶体管MP1的漏极相连接。第一上拉晶体管MP1的源极和电压输入端VCC相连。

第二下拉晶体管MN2的源极用于接入接地电压GND。第二下拉晶体管MN2的漏极与第二上拉晶体管MP2的漏极相连接。第二上拉晶体管MP2的源极和电压输入端VCC相连接。

第五晶体管MN3的源极用于接入接地电压GND。第五晶体管MN3的漏极与于输出晶体管MP3的漏极相连接。输出晶体管MP3的源极连接电压输入端VCC。其中，第一上拉晶体管MP1的漏极和第二上拉晶体管MP2的栅极相连接，并且还与输出晶体管MP3的栅极相连接。另外，第二上拉晶体管MP2的漏极和第一上拉晶体管MP1的栅极相连接。

钳位电路包括第一齐纳管D1、第二齐纳管D2、第一限流电阻R1和第二限流电阻R2。第一齐纳管D1的第一端和电压输入端VCC相连接，第一齐纳管D1的第二端与第二上拉晶体管MP2的漏极相连。第二限流电阻R2的第一端连接于第一齐纳管D1的第二端，且第二限流电阻R2的第一端还和第二上拉晶体管MP2的漏极相连接。第二限流电阻R2的第二端和第二下拉晶体管MN2的漏极相连。第二齐纳管D2的第一端与电压输入端VCC相连，第二齐纳管D2的第二端和第一上拉晶体管MP1的漏极相连。第一限流电阻R1的第一端连接于第二齐纳管D2的第二端，且第一限流电阻R1的第一端还和第一上拉晶体管MP1的漏极相连。第一限流电阻R1的第二端和第一下拉晶体管MN1的漏极相连。

实施例3

如图6所示，电平移位电路包括交叉耦合的晶体管对、输入单元IN、反相器INV11、下拉晶体管和钳位电路。

交叉耦合的晶体管对包括第一上拉晶体管MP1和第二上拉晶体管MP2。

下拉晶体管包括第一下拉晶体管MN1和第二下拉晶体管MN2。

输入单元IN可直接连接于反相器INV11的第一端和第一下拉晶体管MN1的栅极。反相器INV11的第二端还和第二下拉晶体管MN2的栅极相连接。

第一下拉晶体管MN1的源极用于接入接地电压GND。第一下拉晶体管MN1的漏极与第一上拉晶体管MP1的漏极相连接。第一上拉晶体管MP1的源极和电压输入端VCC相连。

第二下拉晶体管MN2的源极用于接入接地电压GND。第二下拉晶体管MN2的漏极与第二上拉晶体管MP2的漏极连接，第二上拉晶体管MP2的源极连接电压输入端VCC。其中，第一上拉晶体管MP1的漏极和第二上拉晶体管MP2的栅极相连。第二上拉晶体管MP2的漏极连接于第一上拉晶体管MP1的栅极。

钳位电路包括第一齐纳管D1、第二限流单元R2、第二齐纳管D2和第一限流单元R1。

第一齐纳管D1的第一端和电压输入端VCC相连接。第一齐纳管D1的第二端连接第一上拉晶体管MP1的漏极。

第一限流单元R1的第一端和第一齐纳管D1的第二端相连接。且第一限流单元R1的第一端还和第一上拉晶体管MP1的漏极相连接。第一限流单元R1的第二端连接于第一下拉晶体管MN1的漏极。

第二齐纳管D2的第一端和电压输入端VCC相连接。第二齐纳管D2的第二端和第二上拉晶体管MP2的漏极相连接。

第二限流单元R2的第一端和第二齐纳管D2的第二端相连接。第二限流单元R2的第一端还和第二上拉晶体管MP2的漏极相连接。第二限流单元R2的第二端连接于第二下拉晶体管MN2的漏极。

请参阅图7，图7为本申请功率器件10一实施方式的结构示意图。该功率器件10包括上述的电平移位电路11。该功率器件可以为IPM模块等。

请参阅图8，图8为本申请电器设备20一实施方式的结构示意图。该电器设备20包括上述的功率器件21。电器设备20可以是家用电器，例如洗衣机、洗碗机、电饭煲、电压力锅、电炖锅或烤箱。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。