阅读说明：本技术 一种基于低压cmos工艺的数字电平转换电路 (A kind of digital level conversion circuit based on low voltage CMOS process ) 是由 肖正 胡胜发 于 2019-09-30 设计创作，主要内容包括：本发明公开了一种基于低压CMOS工艺的数字电平转换电路,包括第一PMOS管组、第一NMOS开关管、第二NMOS开关管和反相器,所述基于低压CMOS工艺的数字电平转换电路具有第一直流电源输入端、第二直流电源输入端、数字信号输入端、第一数字信号输出端和第二数字信号输出端。本发明能够基于低压CMOS工艺实现高压输入情况下多电平输出、能够有效减小芯片面积和功耗、并且能够有效避免电路的击穿风险。(The invention discloses a kind of digital level conversion circuit based on low voltage CMOS process, including the first PMOS tube group, the first NMOS switch pipe, the second NMOS switch pipe and phase inverter, the digital level conversion circuit based on low voltage CMOS process has the first DC supply input, the second DC supply input, digital signal input end, the first digital signal output end and the second digital signal output end.The breakdown risk that the present invention can be exported based on more level in the case of low voltage CMOS process realization high input voltage, can be effectively reduced chip area and power consumption and can effectively avoid circuit.)

一种基于低压CMOS工艺的数字电平转换电路

技术领域

本发明涉及电子电路技术领域，具体涉及数字电平转换领域。

背景技术

随着MOS尺寸越来越小，所能承受的电压越来越低。只有通过合适的电平转换电路才能实现低压数字电路对高压电路模块的有效控制。传统电平转换电路中MOS管需要承受的最大电压等于电源电压，所以电源电压不能高于MOS管安全电压，否则将导致MOS管击穿。

现有技术中，专利号CN108233917A公开了一种电平转换电路，其能够基于bi-cmos低压工艺实现高压电平转换。但是，其存在以下缺点：

1、输出高电平只能是电源电压。

2、需要外部提供基准电压来调节输出低电平值。

3、采用三极管降压仅限于bi-cmos工艺，不适用于CMOS工艺，且三极管尺寸远大于MOS管，占用较大的芯片面积。

4、如图1所示，M2导通瞬间，流过三极管Q1和Q3的电流非常大，然后逐渐越小，当M9栅极电压小于Q1和Q3导通阈值两倍时，电压下降十分缓慢，但依然存在漏电，介于M8在此过程中始终截止，所以M9栅极电压最终还是会变为0，从而使M9最终被高压击穿，故该电路不能实现长时间电位保持。另外，当IN为高电平时***USB，此时M9栅极电压为0V，M9存在USB***瞬间高压击穿风险。

发明内容

本发明所要解决的技术问题在于，提供一种基于低压CMOS工艺的数字电平转换电路，能够基于低压CMOS工艺实现多电平输出、能够有效减小芯片面积和功耗、并且能够有效避免电路的击穿风险。

为了解决上述技术问题，本发明提供了一种基于低压CMOS工艺的数字电平转换电路，包括第一PMOS管组、第一NMOS开关管、第二NMOS开关管和反相器，所述基于低压CMOS工艺的数字电平转换电路具有第一直流电源输入端、第二直流电源输入端、数字信号输入端、第一数字信号输出端和第二数字信号输出端；

所述第一PMOS管组包括第一PMOS开关管、第二PMOS开关管和M对PMOS管，每个PMOS管的源极均与自身的衬底短接，每个PMOS管的栅极均与自身的漏极短接；其中，M为大于或等于1的整数；

所述第一PMOS开关管的源极、第二PMOS开关管的源极以及首对PMOS管的源极均与所述第一直流电源输入端连接；所述第一PMOS开关管的栅极与第一侧的首个PMOS管的栅极相连接，所述第一PMOS开关管的漏极与第二侧最末个PMOS管的栅极连接；所述第二PMOS开关管的栅极与第二侧的首个PMOS管的栅极相连接，所述第二PMOS开关管的漏极与第一侧最末个PMOS管的栅极连接；同一侧的相邻两个PMOS管为按串联二极管方式相连接；

所述第一侧的最末个PMOS管的漏极、所述第一NMOS开关管的漏极均与所述第一数字信号输出端连接，所述第二侧的最末个PMOS管的漏极、所述第二NMOS开关管的漏极均与所述第二数字信号输出端连接；所述第一NMOS开关管的栅极、所述反相器的输入端均与所述数字信号输入端连接；所述反相器的输出端与所述第二NMOS开关管的栅极连接；所述反相器的电源端与所述第二直流电源输入端连接；所述第一NMOS开关管的源极、所述第二NMOS开关管的源极均与所述反相器的接地端共接地。

进一步地，在所述第一侧的最末个PMOS管的漏极与所述第一NMOS开关管的漏极之间还包括J个串联二极管方式连接的PMOS管，在所述第二侧的最末个PMOS管的漏极与所述第二NMOS开关管的漏极之间还包括J个串联二极管方式连接的PMOS管，每个PMOS管的源极均与自身的衬底短接，每个PMOS管的栅极均与自身的漏极短接；其中，J为大于或等于0的整数。

进一步地，在所述第一PMOS管组与所述第一直流电源输入端之间还包括N个串联二极管方式连接的PMOS管；其中，N为大于或等于0的整数。

为了解决相同的技术问题，本发明还提供了另一种基于低压CMOS工艺的数字电平转换电路，包括第一电阻组、第一NMOS开关管、第二NMOS开关管和反相器，所述基于低压CMOS工艺的数字电平转换电路具有第一直流电源输入端、第二直流电源输入端、数字信号输入端、第一数字信号输出端和第二数字信号输出端；

所述第一电阻组包括第一PMOS开关管、第二PMOS开关管和M对电阻；其中，M为大于或等于1的整数；

所述第一PMOS开关管的源极、第二PMOS开关管的源极以及首对电阻的第一端均与所述第一直流电源输入端连接；所述第一PMOS开关管的栅极与第一侧的首个电阻的第二端相连接，所述第一PMOS开关管的漏极与第二侧最末个电阻的第二端连接；所述第二PMOS开关管的栅极与第二侧的首个电阻的第二端相连接，所述第二PMOS开关管的漏极与第一侧最末个电阻的第二端连接；同一侧的相邻两个电阻为串联连接；

所述第一侧的最末个电阻的第二端、所述第一NMOS开关管的漏极均与所述第一数字信号输出端连接，所述第二侧的最末个电阻的第二端、所述第二NMOS开关管的漏极均与所述第二数字信号输出端连接；所述第一NMOS开关管的栅极、所述反相器的输入端均与所述数字信号输入端连接；所述反相器的输出端与所述第二NMOS开关管的栅极连接；所述反相器的电源端与所述第二直流电源输入端连接；所述第一NMOS开关管的源极、所述第二NMOS开关管的源极均与所述反相器的接地端共接地。

相比于现有技术，本发明具有如下有益效果：

1、本发明能够基于低压CMOS工艺实现多电平输出。

2、本发明只需要较小的芯片面积和较低的功耗。

3、本发明不需要任何外部参考电压。

4、本发明在输入为任意电平时都不存在击穿风险。

5、本发明适用于KHz以下级别电平转换功能，当转换速率提高时需适当提高静态功耗。当输入恒定时不存在MOS管高压击穿风险。

附图说明

图1是现有技术中的电平转换电路示意图；

图2是本发明一实施例提供的基于低压CMOS工艺的数字电平转换电路的电路示意图；

图3是本发明一实施例提供的基于低压CMOS工艺的数字电平转换电路的另一电路示意图；

图4是本发明一实施例提供的基于低压CMOS工艺的数字电平转换电路的再一电路示意图；

图5是本发明一实施例提供的基于低压CMOS工艺的数字电平转换电路的又一电路示意图；

图6是本发明一实施例提供的基于低压CMOS工艺的数字电平转换电路的又一电路示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一：

请参见图2，本发明实施例提供了一种基于低压CMOS工艺的数字电平转换电路，包括第一PMOS管组、第一NMOS开关管MNSWA、第二NMOS开关管MNSWB和反相器，所述基于低压CMOS工艺的数字电平转换电路具有第一直流电源输入端VH、第二直流电源输入端VL、数字信号输入端VI、第一数字信号输出端VON和第二数字信号输出端VOP；

所述第一PMOS管组包括第一PMOS开关管MPSWA、第二PMOS开关管MPSWB和M对PMOS管，每个PMOS管的源极均与自身的衬底短接，每个PMOS管的栅极均与自身的漏极短接；其中，M为大于或等于1的整数；

所述第一PMOS开关管MPSWA的源极、第二PMOS开关管MPSWB的源极以及首对PMOS管的源极均与所述第一直流电源输入端VH连接；所述第一PMOS开关管MPSWA的栅极与第一侧的首个PMOS管的栅极相连接，所述第一PMOS开关管MPSWA的漏极与第二侧最末个PMOS管的栅极连接；所述第二PMOS开关管MPSWB的栅极与第二侧的首个PMOS管的栅极相连接，所述第二PMOS开关管MPSWB的漏极与第一侧最末个PMOS管的栅极连接；同一侧的相邻两个PMOS管为按串联二极管方式相连接；

所述第一侧的最末个PMOS管的漏极、所述第一NMOS开关管MNSWA的漏极均与所述第一数字信号输出端VON连接，所述第二侧的最末个PMOS管的漏极、所述第二NMOS开关管MNSWB的漏极均与所述第二数字信号输出端VOP连接；所述第一NMOS开关管MNSWA的栅极、所述反相器的输入端均与所述数字信号输入端VI连接；所述反相器的输出端与所述第二NMOS开关管MNSWB的栅极连接；所述反相器的电源端与所述第二直流电源输入端VL连接；所述第一NMOS开关管MNSWA的源极、所述第二NMOS开关管MNSWB的源极均与所述反相器的接地端共接地。

在具体实施例中，进一步地，在所述第一侧的最末个PMOS管的漏极与所述第一NMOS开关管MNSWA的漏极之间还包括J个串联二极管方式连接的PMOS管，在所述第二侧的最末个PMOS管的漏极与所述第二NMOS开关管MNSWB的漏极之间还包括J个串联二极管方式连接的PMOS管(参见图2的J区)，每个PMOS管的源极均与自身的衬底短接，每个PMOS管的栅极均与自身的漏极短接；其中，J为大于或等于0的整数。

在具体实施例中，进一步地，在所述第一PMOS管组与所述第一直流电源输入端VH之间还包括N个串联二极管方式连接的PMOS管(参见图2的N区)；其中，N为大于或等于0的整数。

以下为本发明优选实施例：

请继续参见图2，N区包括N个串联二极管方式连接的PMOS，M区包括M个串联二极管方式连接的PMOS，J区包括J个串联二极管方式连接的PMOS。其中，N和J可取大于等于零的任意整数，M可取大于等于1的任意整数，但需要说明的是，要确保VH/(N+M+J)不要远低于MOS管阈值电压以免MOS管工作在截止区，导致电平转换响应速度很慢或者不能正常响应。MPSWA和MPSWB为PMOS开关管。MNSWA和MNSWB为NMOS开关管。

第一直流电源输入端VH为高压直流电源，第二直流电源输入端VL为低压直流电源。INV单元为工作在VL电源域的反相器。数字信号输入端VI为VL电源域的任意数字信号。

第一数字信号输出端VON为与VI同相位的数字信号，其高电平为(M+J)/(N+M+J)，低电平为J/(N+M+J)。

第二数字信号输出端VOP为与VI反相位的数字信号，其高电平为(M+J)/(N+M+J)，低电平为J/(N+M+J)。

以下为工作原理描述：

N1～NN，MA1～MAM，MB1～MBM，JA1～JAM，JB1～JBM构成分压网络，每个PMOS管的源极都与衬底短接，栅极都与漏极短接，因此不会有高压击穿风险。MPSWA和MPSWB构成正反馈网络加速VOP和VON节点充电。分析电路可知：

当VI等于0时，VOP等于VH×J/(N+M+J)，VON等于VH×(M+J)/(N+M+J)；

当VI等于VL时，VOP等于VH×(M+J)/(N+M+J)，VON等于VH×J/(N+M+J)。

请参见图3，应用例1：使用3.3V MOS工艺控制5V的USB接口对芯片系统供电。如图3所示，电路设计分两步：第一步：设置N＝0，M＝J＝2；第二步：设置合适的宽长比使MOS管在1.25V压降下导通电流为0.1uA，那么系统功耗为0.1uA。

初始时刻：输入VI＝3.3V，根据上文所示VOP＝5V，SW1开关管截止，USB停止为系统供电。

第二时刻：输入变为0V时，MNSWA和MPSWA截止，MNSWB和MPSWB导通。MPSWB加速VON节点电压上升，VOP＝2.5V，SW1开关管导通，USB开始为系统供电。

第三时刻：输入变为3.3V时，MNSWA和MPSWA导通，MNSWB和MPSWB截止。MPSWA加速VOP节点电压上升，VOP＝5V，SW1开关管截止，USB停止为系统供电。

请参见图4，应用例2：使用3.3V MOS工艺控制5V的USB接口提供1位数字可调节电流。如图4所示，电路设计分两步：第一步：设置N＝1，M＝J＝2；第二步：设置合适的宽长比使MOS管在1V压降下导通电流为0.1uA，那么系统功耗为0.1uA。

初始时刻：输入VI＝3.3V，根据上文所示VOP＝4V，USB提供电流为(1-VTH)/R1，(注：假定SW1的宽长比足够大。VTH为SW1的阈值电压的绝对值)。

第二时刻：输入变为VI＝0V时，MNSWA和MPSWA截止，MNSWB和MPSWB导通。MPSWB加速VON节点电压上升，VOP＝1V，USB提供电流为(4-VTH)/R1。

第三时刻：输入变为VI＝3.3V时，MNSWA和MPSWA导通，MNSWB和MPSWB截止。MPSWA加速VOP节点电压上升，VOP＝4V，USB提供电流为(1-VTH)/R1。供电电流通过K位并联输出，第一位使用电阻值为R1，第K位使用电阻阻值为2^K-1R1，则输出电流可实现2^K个调节档位。

在具体实施例中，可以将M设为1，如图6所示。

相比于现有技术，本发明具有如下有益效果：

1、可以基于低压MOS管获得高于其耐压值的数字高/低电平，前提是高低电平之差低于MOS管耐压值。

2、设每个MOS管的宽长比为β，单个MOS管栅源电压和漏源电压都为VH/(N+M+J)。在VH确定的情况下，可以增大N+M+J或者减小β实现低功耗。

3、输出高低电平可根据需要设置为与小于VH大于0的任意有分数，但要确保VH/(N+M+J)不要远低于MOS管阈值以免MOS管工作在截止区。例如设置VH＝5V，N＝1，M＝J＝2。则输出高电平为低电平为

实施例二：

请参见图5，需要说明的是，上述实施例一中的N1～NN，MA1～MAM，MB1～MBM，JA1～JAM，JB1～JBM使用电阻替代也可实现同样的设计效果。具体电路如图5所示，包括第一电阻组、第一NMOS开关管MNSWA、第二NMOS开关管MNSWB和反相器，所述基于低压CMOS工艺的数字电平转换电路具有第一直流电源输入端VH、第二直流电源输入端VL、数字信号输入端VI、第一数字信号输出端VON和第二数字信号输出端VOP；

所述第一电阻组包括第一PMOS开关管MPSWA、第二PMOS开关管MPSWB和M对电阻；其中，M为大于或等于1的整数；

所述第一PMOS开关管MPSWA的源极、第二PMOS开关管MPSWB的源极以及首对电阻的第一端均与所述第一直流电源输入端VH连接；所述第一PMOS开关管MPSWA的栅极与第一侧的首个电阻的第二端相连接，所述第一PMOS开关管MPSWA的漏极与第二侧最末个电阻的第二端连接；所述第二PMOS开关管MPSWB的栅极与第二侧的首个电阻的第二端相连接，所述第二PMOS开关管MPSWB的漏极与第一侧最末个电阻的第二端连接；同一侧的相邻两个电阻为串联连接；

所述第一侧的最末个电阻的第二端、所述第一NMOS开关管MNSWA的漏极均与所述第一数字信号输出端VON连接，所述第二侧的最末个电阻的第二端、所述第二NMOS开关管MNSWB的漏极均与所述第二数字信号输出端VOP连接；所述第一NMOS开关管MNSWA的栅极、所述反相器的输入端均与所述数字信号输入端VI连接；所述反相器的输出端与所述第二NMOS开关管MNSWB的栅极连接；所述反相器的电源端与所述第二直流电源输入端VL连接；所述第一NMOS开关管MNSWA的源极、所述第二NMOS开关管MNSWB的源极均与所述反相器的接地端共接地。

进一步地，在所述第一侧的最末个电阻的第二端与所述第一NMOS开关管MNSWA的漏极之间还包括J个串联连接的电阻，在所述第二侧的最末个电阻的第二端与所述第二NMOS开关管MNSWB的漏极之间还包括J个串联连接的电阻；其中，J为大于或等于0的整数。

进一步地，在所述第一电阻组与所述第一直流电源输入端VH之间还包括N个串联连接的电阻；其中，N为大于或等于0的整数。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。