阅读说明：本技术 电平转换电路 (Level shifting circuit ) 是由 浦珺慧 于 2019-09-30 设计创作，主要内容包括：本发明公开了一种电平转换电路,包括：第一NMOS源极接地,漏极接第三NMOS源极,栅极作为第一低压输入端；第二NMOS源极接地,漏极接第四NMOS源极,栅极作为第二低压输入端；第三NMOS漏极接第二PMOS栅极、第三PMOS漏极和第一迟滞反馈电路输入端并作为第一高压输出端,栅极接中等电压偏置电位；第四NMOS漏极接第一PMOS栅极、第四PMOS漏极和第二迟滞反馈电路输入端并作为第二高压输出端,栅极接中等电压偏置电位；第一PMOS源极接高压电源,漏极接第三PMOS源极；第二PMOS源极接高压电源,漏极接第四PMOS源极；第三PMOS栅极接第一迟滞反馈电路输出端；第四PMOS栅极接第二迟滞反馈电路输出端；第一～第四NMOS体区接地,第一～第四PMOS接高压电源。本发明能在接近器件阈值电压情况下正常工作。(The invention discloses a kind of level shifting circuits, comprising: the first NMOS source ground connection, drain electrode connect third NMOS source, and grid is as the first low pressure, input end；Second NMOS source ground connection, drain electrode connect the 4th NMOS source, and grid is as the second low pressure, input end；3rd NMOS drain electrode connects the 2nd PMOS grid, the 3rd PMOS drain electrode and the first lagging feedback circuit input end and as the first high-voltage output end, and grid connects medium voltate bias potential；4th NMOS drain electrode connects the first PMOS grid, the 4th PMOS drain electrode and the second lagging feedback circuit input end and as the second high-voltage output end, and grid connects medium voltate bias potential；First pmos source connects high voltage power supply, and drain electrode connects third pmos source；Second pmos source connects high voltage power supply, and drain electrode connects the 4th pmos source；3rd PMOS grid connects the first lagging feedback circuit output end；4th PMOS grid connects the second lagging feedback circuit output end；First~the 4th NMOS body area ground connection, the first~the 4th PMOS connect high voltage power supply.The present invention can work normally close to device threshold voltage.)

电平转换电路

技术领域

本发明涉及集成电路领域，特别是涉及一种电平转换电路。

背景技术

电平转换电路包括高压电平转换电路和低压电平转换电路，其中高压电平转换电路将低压控制信号转换为高压控制信号，实现低压逻辑对高压功率输出极的控制。通常，根据输出高压控制信号极性的不同，电平转换电路可分为负压电平转换电路和正压电平转换电路。传统的电平转换电路由四个高压晶体管构成。两个高压PMOS管用于上拉，两个高压NMOS管用于下拉。两个高压NMOS的栅极作为电平转换电路的两个输入端，输入端电压为低电压电位。两个高压PMOS管的漏极作为电平转换电路的两个输出端，输出端电压为高电压电位。由于两个高压NMOS管工作于低压情况，导致两个高压NMOS管的下拉能力很弱，当低压值低到某一程度时，电平转换电路无法工作，也即无法实现电平转换的功能。

发明内容

本发明要解决的技术问题是提供一种能在接近器件阈值电压的低压情况下正常工作的电平转换电路。

为解决上述技术问题，本发明提供的电平转换电路，包括：

第一NMOS晶体管MN1，其源极接地VSS，其漏极连接第三NMOS晶体管MN3源极，其栅极连接第三NMOS晶体管MN3栅极作为第一低压输入端I；

第二NMOS晶体管MN2,其源极接地VSS，其漏极连接第四NMOS晶体管MN4源极,其栅极连接第四NMOS晶体管MN4栅极作为第二低压输入端IN，其逻辑值与I端相反；

第三NMOS晶体管MN3，其漏极连接第二PMOS晶体管MP2栅极、第三PMOS晶体管MP3漏极和第一迟滞反馈电路A输入端并作为第一高压输出端Z，其逻辑输出值与I端相同；

第四NMOS晶体管MN4，其漏极连接第一PMOS晶体管MP1栅极、第四PMOS晶体管MP4漏极和第二迟滞反馈电路B输入端并作为第二高压输出端ZN，其逻辑输出值与Z相反；

第一PMOS晶体管MP1，其源极连接高压电源VCCH，其漏极连接第三PMOS晶体管MP3源极；

第二PMOS晶体管MP2，其源极连接高压电源VCCH，其漏极连接第四PMOS晶体管MP4源极；

第三PMOS晶体管MP3，其栅极连接第一迟滞反馈电路A输出端FBZ；

第四PMOS晶体管MP4，其栅极连接第二迟滞反馈电路B输出端FBZN；

第一～第四NMOS晶体管MN1～MN4体区接地VSS，第一～第四PMOS晶体管MP1～MP4接高压电源VCCH。

其中，第一NMOS晶体管MN1和第二NMOS晶体管MN2是低压NMOS晶体管；

第三NMOS晶体管MN3和第四NMOS晶体管MN4是高压零阈值NMOS晶体管；

第一～第四PMOS晶体管MP1～MP4是高压PMOS晶体管。

其中，第一NMOS晶体管MN1和第三NMOS晶体管MN3实现对第一高压输出端实现电平下拉；

第二NMOS晶体管MN2和第四NMOS晶体管MN4实现对第二高压输出端实现电平下拉；

第一PMOS晶体管MP1和第三PMOS晶体管MP3实现对第一高压输出端实现电平上拉；

第二PMOS晶体管MP2和第四PMOS晶体管MP4实现对第二高压输出端实现电平上拉。

本发明提供另一种电平转换电路，包括：

第一NMOS晶体管MN1，其源极接地VSS，其漏极连接第三NMOS晶体管MN3源极，其栅极作为第一低压输入端I；

第二NMOS晶体管MN2,其源极接地VSS，其漏极连接第四NMOS晶体管MN4源极,其栅极作为第二低压输入端IN；

第三NMOS晶体管MN3，其漏极连接第二PMOS晶体管MP2栅极、第三PMOS晶体管MP3漏极和第一迟滞反馈电路A输入端并作为第一高压输出端Z，其栅极连接中等电压偏置电位VBN；

第四NMOS晶体管MN4，其漏极连接第一PMOS晶体管MP1栅极、第四PMOS晶体管MP4漏极和第二迟滞反馈电路B输入端并作为第二高压输出端ZN，其栅极连接中等电压偏置电位VBN；

第一PMOS晶体管MP1，其源极连接高压电源VCCH，其漏极连接第三PMOS晶体管MP3源极；

第二PMOS晶体管MP2，其源极连接高压电源VCCH，其漏极连接第四PMOS晶体管MP4源极；

第三PMOS晶体管MP3，其栅极连接第一迟滞反馈电路A输出端FBZ；

第四PMOS晶体管MP4，其栅极连接第二迟滞反馈电路B输出端FBZN；

第一～第四NMOS晶体管MN1～MN4体区接地VSS，第一～第四PMOS晶体管MP1～MP4接高压电源VCCH。

其中，第一NMOS晶体管MN1和第二NMOS晶体管MN2是低压NMOS晶体管；

第三NMOS晶体管MN3和第四NMOS晶体管MN4是高压NMOS晶体管；

第一～第四PMOS晶体管MP1～MP4是高压PMOS晶体管。

其中，第一NMOS晶体管MN1和第三NMOS晶体管MN3实现对第一高压输出端实现电平下拉；

第二NMOS晶体管MN2和第四NMOS晶体管MN4实现对第二高压输出端实现电平下拉；

第一PMOS晶体管MP1和第三PMOS晶体管MP3实现对第一高压输出端实现电平上拉；

第二PMOS晶体管MP2和第四PMOS晶体管MP4实现对第二高压输出端实现电平上拉。

本发明提供一种第一迟滞反馈电路A,包括

第一反相器IN1，其第一输入端作为该电平转换电路第一高压输出端Z，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第二反相器IN2第一输入端；

第二反相器IN2，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第五NMOS晶体管NM5源极；

第五NMOS晶体管NM5，其栅极连接高压电源VCCH，其漏极作为该第一迟滞反馈电路A输出端FBZ。

本发明提供一种第二迟滞反馈电路B,包括

第三反相器IN3，其第一输入端作为该电平转换电路第二高压输出端ZN，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第四反相器IN4第一输入端；

第四反相器IN4，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第六NMOS晶体管NM6源极；

第六NMOS晶体管NM6，其栅极连接高压电源VCCH，其漏极作为该第二迟滞反馈电路B输出端FBZN。

本发明第一种设计(参考图2所示)，利用第一NMOS晶体管(低压NMOS)和第三NMOS晶体管(高压零阈值

NMOS)实现对第一高压输出端实现电平下拉；第二NMOS晶体管(低压NMOS)和第四NMOS晶体管(高压零阈值NMOS)实现对第二高压输出端实现电平下拉；第一PMOS晶体管(高压PMOS)和第三PMOS晶体管(高压PMOS)实现对第一高压输出端实现电平上拉；第二PMOS晶体管(高压PMOS)和第四PMOS晶体管(高压PMOS)实现对第二高压输出端实现电平上拉。第一NMOS晶体管(低压NMOS)和第二NMOS晶体管(低压NMOS)的栅极输入为低电压；第三NMOS晶体管(高压零阈值NMOS)和第四NMOS晶体管(高压零阈值NMOS)的栅极输入为中等偏置电压；第三PMOS晶体管(高压PMOS)和四PMOS晶体管(高压PMOS)的栅极接迟滞反馈电路。本发明能有效改善电平转换能力，使电平转换电路可以在接近器件阈值电压的低压情况下工作，有助于实现集成电路的低功耗设计。

本发明第二种设计(参考图3所示)，利用第一NMOS晶体管(低压NMOS)和第三NMOS晶体管(高压NMOS)实现对第一高压输出端实现电平下拉；第二NMOS晶体管(低压NMOS)和第四NMOS晶体管(高压NMOS)实现对第二高压输出端实现电平下拉；第一PMOS晶体管(高压PMOS)和第三PMOS晶体管(高压PMOS)实现对第一高压输出端实现电平上拉；第二PMOS晶体管(高压PMOS)和第四PMOS晶体管(高压PMOS)实现对第二高压输出端实现电平上拉。第一NMOS晶体管(低压NMOS)和第二NMOS晶体管(低压NMOS)的栅极输入为低电压；第三NMOS晶体管(高压NMOS)和第二NMOS晶体管(高压NMOS)的栅极输入为中等偏置电压，使第一NMOS晶体管(低压NMOS)和第二NMOS晶体管(低压NMOS)工作在中等偏置电压下，保证器件可靠性；第三PMOS晶体管(高压PMOS)和四PMOS晶体管(高压PMOS)的栅极接迟滞反馈电路，能克服高压NMOS管工作于低压情况，两个高压NMOS管的下拉能力很弱，电平转换电路无法工作的缺陷。本发明有效改善电平转换能力，使电平转换电路可以在接近器件阈值电压的低压情况下工作，有助于实现集成电路的低功耗设计。

附图说明

下面结合附图与

具体实施方式

对本发明作进一步详细的说明：

图1是一种现有电平转换电路的结构示意图。

图2是本发明第一实施例的结构示意图。

图3是本发明第二实施例的结构示意图。

图4是本发明第一迟滞反馈电路的结构示意图。

图5是本发明第二迟滞反馈电路的结构示意图。

附图标记说明

NM1～NM6是第一～第六NMOS

MP1～MP4是第一～第四PMOS

Z是该电平转换电路第一高压输出端

ZN是该电平转换电路第二高压输出端

FBZ是第一迟滞反馈电路输出端

FBZN是第二迟滞反馈电路输出端

A是第一迟滞反馈电路

B是第二迟滞反馈电路

VBN是中等电压偏置电位

VCCH是高压电源

第一反相器～第四反相器IN1～IN4。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本申请按本领域公知常识分类，低压MOS晶体管是指1V-40V，高压MOS晶体管是指400V-1000V。

如图2所示，本发明提供的电平转换电路第一实施例，包括：

第一NMOS晶体管MN1，其源极接地VSS，其漏极连接第三NMOS晶体管MN3源极，其栅极连接第三NMOS晶体管MN3栅极作为第一低压输入端I；

第二NMOS晶体管MN2,其源极接地VSS，其漏极连接第四NMOS晶体管MN4源极,其栅极连接第四NMOS晶体管MN4栅极作为第二低压输入端IN，

第三NMOS晶体管MN3，其漏极连接第二PMOS晶体管MP2栅极、第三PMOS晶体管MP3漏极和第一迟滞反馈电路A输入端并作为第一高压输出端Z；

第四NMOS晶体管MN4，其漏极连接第一PMOS晶体管MP1栅极、第四PMOS晶体管MP4漏极和第二迟滞反馈电路B输入端并作为第二高压输出端ZN；

第一PMOS晶体管MP1，其源极连接高压电源VCCH，其漏极连接第三PMOS晶体管MP3源极；

第二PMOS晶体管MP2，其源极连接高压电源VCCH，其漏极连接第四PMOS晶体管MP4源极；

第三PMOS晶体管MP3，其栅极连接第一迟滞反馈电路A输出端FBZ；

第四PMOS晶体管MP4，其栅极连接第二迟滞反馈电路B输出端FBZN；

第一～第四NMOS晶体管MN1～MN4体区接地VSS，第一～第四PMOS晶体管MP1～MP4接高压电源VCCH。

其中，第一NMOS晶体管MN1和第二NMOS晶体管MN2是低压NMOS晶体管；

第三NMOS晶体管MN3和第四NMOS晶体管MN4是高压零阈值NMOS晶体管；

第四NMOS晶体管MN4第一～第四PMOS晶体管MP1～MP4是高压PMOS晶体管。

第一NMOS晶体管MN1和第三NMOS晶体管MN3实现对第一高压输出端实现电平下拉；

第二NMOS晶体管MN2和第四NMOS晶体管MN4实现对第二高压输出端实现电平下拉；

第一PMOS晶体管MP1和第三PMOS晶体管MP3实现对第一高压输出端实现电平上拉；

第二PMOS晶体管MP2和第四PMOS晶体管MP4实现对第二高压输出端实现电平上拉。

如图3所示，本发明提供电平转换电路第二实施例，包括：

第一NMOS晶体管MN1，其源极接地VSS，其漏极连接第三NMOS晶体管MN3源极，其栅极作为第一低压输入端I；

第二NMOS晶体管MN2,其源极接地VSS，其漏极连接第四NMOS晶体管MN4源极,其栅极作为第二低压输入端IN；

第三NMOS晶体管MN3，其漏极连接第二PMOS晶体管MP2栅极、第三PMOS晶体管MP3漏极和第一迟滞反馈电路A输入端并作为第一高压输出端Z，其栅极连接中等电压偏置电位VBN；

第四NMOS晶体管MN4，其漏极连接第一PMOS晶体管MP1栅极、第四PMOS晶体管MP4漏极和第二迟滞反馈电路B输入端并作为第二高压输出端ZN，其栅极连接中等电压偏置电位VBN；

第一PMOS晶体管MP1，其源极连接高压电源VCCH，其漏极连接第三PMOS晶体管MP3源极；

第二PMOS晶体管MP2，其源极连接高压电源VCCH，其漏极连接第四PMOS晶体管MP4源极；

第三PMOS晶体管MP3，其栅极连接第一迟滞反馈电路A输出端FBZ；

第四PMOS晶体管MP4，其栅极连接第二迟滞反馈电路B输出端FBZN；

第一～第四NMOS晶体管MN1～MN4体区接地VSS，第一～第四PMOS晶体管MP1～MP4接高压电源VCCH。

其中，第一NMOS晶体管MN1和第二NMOS晶体管MN2是低压NMOS晶体管；

第三NMOS晶体管MN3和第四NMOS晶体管MN4是高压NMOS晶体管；

第一～第四PMOS晶体管MP1～MP4是高压PMOS晶体管。

第一NMOS晶体管MN1和第三NMOS晶体管MN3实现对第一高压输出端实现电平下拉；

第二NMOS晶体管MN2和第四NMOS晶体管MN4实现对第二高压输出端实现电平下拉；

第一PMOS晶体管MP1和第三PMOS晶体管MP3实现对第一高压输出端实现电平上拉；

第二PMOS晶体管MP2和第四PMOS晶体管MP4实现对第二高压输出端实现电平上拉。

如图4所示，本发明提供一种第一迟滞反馈电路A一实施例,包括

第一反相器IN1，其第一输入端作为该电平转换电路第一高压输出端Z，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第二反相器IN2第一输入端；

第二反相器IN2，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第五NMOS晶体管NM5源极；

第五NMOS晶体管NM5，其栅极连接高压电源VCCH，其漏极作为该第一迟滞反馈电路A输出端FBZ。

如图5所示，本发明提供第二迟滞反馈电路B一实施例,包括

第三反相器IN3，其第一输入端作为该电平转换电路第二高压输出端ZN，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第四反相器IN4第一输入端；

第四反相器IN4，其第二输入端连接高压电源VCCH，其第三输入端接地VSS，其输出端连接第六NMOS晶体管NM6源极；

第六NMOS晶体管NM6，其栅极连接高压电源VCCH，其漏极作为该第二迟滞反馈电路B输出端FBZN。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。