具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本申请提供一种抗软错误的SRAM存储单元，该抗软错误的SRAM存储单元包括锁存电路和传输电路。

参照图2，其示出了本申请一实施例提供的锁存电路原理图，参照图2，该锁存电路包括四个顺时针环形相连的反相器，分别为第一反相器C1、第二反相器C2、第三反相器C3和第四反相器C4。该第一反相器C1、第二反相器C2、第三反相器C3和第四反相器C4均包括两个输入端和一个输出端。

图2所示的四个反相器，按照当前反相器的一输入端连接前一反相器的输出端，所述当前反相器的另一输入端连接后一反相器的输出端。其中，所述的前一反相器，为位于该当前反相器输出方向前方的一个反相器，所述的后一反相器，为位于该当前反相器输出方向后方的一个反相器。

可以参照图2，其中第一反相器C1、第二反相器C2、第三反相器C3和第四反相器C4按照顺时针方向依次连接成封闭环形。对于本实施例，各反相器按顺时针方向连接，一反相器的输出端按照顺时针方向传递给下一反相器。

对于第一反相器C1，第二反相器C2相当于第一反相器C1的前一反相器，该第四反相器C4相当于第一反相器C1的后一反相器。该第一反相器C1的一输入端GP1连接第四反相器C4的输出端B，该输出端B输出信号给输入端GP1，第一反相器C1的另一输入端GN1连接第二反相器C2的输出端Q，该输出端Q输出信号给输入端GN1。

对于第二反相器C2，第三反相器C3相当于第二反相器C2的前一反相器，第一反相器C1相当于第二反相器C2的后一反相器。该第二反相器C2的一输入端GP2连接第一反相器C1的输出端A，该输出端A输出信号给输入端GP2，第二反相器C2的另一输入端GN2连接第三反相器C3的输出端QN，该输出端QN输出信号给输入端GN2。

对于第三反相器C3，第四反相器C4相当于该第三反相器C3的前一反相器，第二反相器C2相当于该第三反相器C3的后一反相器。该第三反相器C3的一输入端GP3连接第二反相器C2的输出端Q，该输出端Q输出信号给输入端GP3，该第三反相器C3的另一输入端GN3连接第四反相器C4的输出端B，该输出端B输出信号给输入端GN3。

对于第四反相器C4，第一反相器C1相当于该第四反相器C4的前一反相器，第三反相器C3相当于该第四反相器C4的后一反相器。该第四反相器C4的一输入端GP4连接第三反相器C3的输出端QN，输出端QN输出信号给输入端GP4，该第四反相器C4的另一输入端GN4连接第一反相器C1的输出端A，输出端A输出信号给输入端GN4。

图3示出了本申请提供的传输电路原理图，该传输电路用于与图2所示的锁存电路各反相器输出端连接形成存储节点，将该存储节点与字线和位线相连，对于任意一个反相器，其两输入端连接到同一位线。从图3中可以看出，该传输电路包括四个传输MOS管，该传输MOS管的个数与锁存电路中反相器的个数相同。即传输电路包括第一传输MOS管M1、第二传输MOS管M2、第三传输MOS管M3和第四传输MOS管M4，第一传输MOS管M1的栅极、第二传输MOS管M2的栅极、第三传输MOS管M3的栅极和第四传输MOS管M4的栅极均连接字线WL。第一反相器C1的输出端A连接第一传输MOS管M1的一源漏端，该第一传输MOS管M1的另一源漏端连接第一位线BLB。第二反相器C2的输出端Q连接第二传输MOS管M2的一源漏端，该第二传输MOS管M2的另一源漏端连接第二位线BL。第三反相器C3的输出端QN连接第三传输MOS管M3的一源漏端，该第三传输MOS管M3的另一源漏端连接第一位线BLB。第四反相器C4的输出端B连接第四传输MOS管M4的一源漏端，该第四传输MOS管M4的另一源漏端连接第二位线BL。

图2和图3所示的SRAM存储单元，其工作原理为：

当该SRAM存储单元中存储数据“1”时，则输出端A为0，输出端Q为1，输出端QN为0，输出端B为1。此种状态下，若该SRAM存储单元中发生软错误，使得某一节点翻转，例如，由于瞬时干扰脉冲，使得输出端A由0瞬时翻转为1，由于输出端A连接输入端GP2和输入端GN4，从而输入端GP2和输入端GN4上均产生小幅干扰，即输入端GP2和输入端GN4均可能由0翻转为1，而第三反相器C3的输出端QN不受影响，即输出端QN仍为0，由于输出端QN连接输入端GN2和输入端GP4，因此输入端GN2和输入端GP4均仍为0。即第二反相器C2的两输入端GP2和GN2，由GP2＝0，GN2＝0，翻转为GP2＝1，GN2＝0。第四反相器C4的两输入端GP4和GN4，由GP4＝0，GN4＝0，翻转为GP4＝0，GN4＝1。但是由于GP2＝1和GN4＝1均是由干扰脉冲引起的，随着干扰脉冲变弱，第四反相器C4会将输出端B的状态上拉到1，第二反相器C2会将输出端Q的状态上拉到1，从而第一反相器C1的输出端A状态被下拉到0，从而恢复到正确的逻辑值。

当该SRAM存储单元中存储数据“0”时，则输出端A为1，输出端Q为0，输出端QN为1，输出端B为0。此种状态下，若该SRAM存储单元中发生软错误，使得某一节点翻转，例如，由于瞬时干扰脉冲，使得输出端A由1瞬时翻转为0，由于输出端A连接输入端GP2和输入端GN4，从而输入端GP2和输入端GN4均由1翻转为0，而第三反相器C3的输出端QN不受影响，即输出端QN仍为1，由于输出端QN连接输入端GN2和输入端GP4，因此输入端GN2和输入端GP4均仍为1。即第二反相器C2的两输入端GP2和GN2，由GP2＝1，GN2＝1，翻转为GP2＝0，GN2＝1。第四反相器C4的两输入端GP4和GN4，由GP4＝1，GN4＝1，翻转为GP4＝1，GN4＝0。但是由于GP2＝0和GN4＝0均是由干扰脉冲引起的，随着干扰脉冲变弱，第四反相器C4会将输出端B的状态下拉到0，第二反相器C2会将输出端Q的状态下拉到0，从而第一反相器C1的输出端A状态被上拉到1，从而恢复到正确的逻辑值。

本实施例中，每个反相器均包括一个NMOS管和一个PMOS管，对于每个反相器，其PMOS管的一源漏端连接电源，该PMOS管的另一源漏端连接该反相器中NMOS管的一源漏端，该PMOS管和NMOS管的相连端作为该反相器的输出端，所述NMOS管的另一源漏端接地。在一个反相器中，该反相器的两输入端分别为该反相器PMOS管的栅极，和该反相器NMOS管的栅极。

图4a示出了包括一个NMOS管和一个PMOS管的反相器组成图2所示锁存电路的原理图。

从图4a中可以看出，对于第一反相器C1，该第一反相器C1包括第一NMOS管N1和第一PMOS管P1，该第一NMOS管N1的栅极作为该第一反相器C1的一输入端GN1，该第一PMOS管P1的栅极作为该第一反相器C1的另一输入端GP1，该第一PMOS管P1的一源漏端连接电源，第一PMOS管P1的另一源漏端与第一NMOS管N1的一源漏源相连作为该第一反相器C1的输出端A(即第一反相器C1的存储节点)，第一NMOS管N1的另一与源漏端接地。第四反相器C4的输出端B连接第一反相器C1的输入端GP1，第二反相器C2的输出端Q连接第一反相器C1的输入端GN1。

对于第二反相器C2，该第二反相器C2包括第二NMOS管N2和第二PMOS管P2，该第二NMOS管N2的栅极作为该第二反相器C2的一输入端GN2，该第二PMOS管P2的栅极作为该第二反相器C2的另一输入端GP2，该第二PMOS管P2的一源漏端连接电源，第二PMOS管P2的另一源漏端与第二NMOS管N2的一源漏源相连作为该第二反相器C2的输出端Q(即第二反相器C2的存储节点)，第二NMOS管N2的另一与源漏端接地。第一反相器C1的输出端A连接第二反相器C2的输入端GP2，第三反相器C3的输出端QN连接第二反相器C2的输入端GN2。

对于第三反相器C3，该第三反相器C3包括第三NMOS管N3和第三PMOS管P3，该第三NMOS管N3的栅极作为该第三反相器C3的一输入端GN3，该第三PMOS管P3的栅极作为该第三反相器C3的另一输入端GP3，该第三PMOS管P3的一源漏端连接电源，第三PMOS管P3的另一源漏端与第三NMOS管N3的一源漏源相连作为该第三反相器C3的输出端QN(即第三反相器C3的存储节点)，第三NMOS管N3的另一与源漏端接地。第二反相器C2的输出端Q连接第三反相器C3的输入端GP3，第四反相器C4的输出端B连接第三反相器C3的输入端GN3。可选地，在图4b所示的其他实施例中。第二反相器C2的输出端Q连接第三反相器C3的输入端GN3，第四反相器C4的输出端B连接第三反相器C3的输入端GP3。

对于第四反相器C4，该第四反相器C4包括第四NMOS管N4和第四PMOS管P4，该第四NMOS管N4的栅极作为该第四反相器C4的一输入端GN4，该第四PMOS管P4的栅极作为该第四反相器C4的另一输入端GP4，该第四PMOS管P4的一源漏端连接电源，第四PMOS管P4的另一源漏端与第四NMOS管N4的一源漏源相连作为该第四反相器C4的输出端B(即第四反相器C4的存储节点)，第四NMOS管N4的另一与源漏端接地。第三反相器C3的输出端QN连接第四反相器C4的输入端GP4，第一反相器C1的输出端A连接第四反相器C4的输入端GN4。

对于图4a和图4b所示电路，其中的当前反相器PMOS管的栅极，连接后一反相器的输出端；所述当前反相器NMOS管的栅极，连接前一反相器的输出端。

图5示出了本申请一实施例提供的SRAM存储单元在进行各种操作时的节点电平变化曲线，参照图5：

在该SRAM存储单元进行写“0”操作时，字线WL置为高电平，从而图4所示的传输MOS管M1、M2、M3、M4均处于开启状态。第一位线BLB为高电平，第二位线BL置为低电平，数据通过第一位线BLB和第二位线BL传入SRAM存储单元，并通过传输MOS管M1、M2、M3、M4，到达该SRAM存储单元内的存储节点，即图2所示的反相器输出端A、Q、ON、B，使得输出端A＝1，输出端Q＝0，输出端QN＝1，输出端B＝0，从而实现“0”写入操作。

在该SRAM存储单元进行保持“0”操作时，字线WL置为低电平，从而图4所示的传输MOS管M1、M2、M3、M4均处于关闭状态。第一位线BLB与反相器输出端A和QN之间断开，第二位线BL与反相器输出端Q和B之间断开，该SRAM存储单元中的各存储节点，即反相器输出端A、Q、ON、B互相锁定，能够保持数据存储数据“0”状态。即使在12ns时刻处反相器输出端A的因受到干扰脉冲SEU的影响而发生瞬态错误翻转，电路能够通过自身反馈使得各存储节点回到原来正确的逻辑电平，即反相器输出端A在12ns时刻处发生瞬态错误翻转，使得反相器输出端Q和B在12ns时刻处产生轻微波动后能回到正确逻辑电平，回到正确逻辑电平的反相器输出端Q和B，作用于反相器输出端A，从而使得反相器输出端A被抬升到正确的逻辑电平“1”。图5所示的变化曲线中，在SRAM存储单元进行保持“0”操作阶段时，其20ns时刻反相器输出端QN的因受到干扰脉冲SEU的影响而发生瞬态错误翻转，从而使得反相器输出端Q和B在20ns时刻处受到轻微波动后回到正确逻辑电平，回到正确逻辑电平的反相器输出端Q和B，作用于反相器输出端QN，从而使得反相器输出端QN被抬升到正确的逻辑电平“1”。

在该SRAM存储单元进行读“0”操作时，第一位线BLB和第二位线BL预充电完成。使得字线WL置为高电平，从而图4所示的传输MOS管M1、M2、M3、M4均处于开启状态。数据通过SRAM存储单元内的存储节点，即图2所示的反相器输出端A、Q、ON、B，经传输MOS管M1、M2、M3、M4，传输到对应的第一位线BLB和第二位线BL上，实现SRAM存储单元“0”保持后的读“0”操作。

在该SRAM存储单元进行写“1”操作时，字线WL置为高电平，从而图4所示的传输MOS管M1、M2、M3、M4均处于开启状态。第一位线BLB为低电平，第二位线BL置为高电平，数据通过第一位线BLB和第二位线BL传入SRAM存储单元，并通过传输MOS管M1、M2、M3、M4，到达该SRAM存储单元内的存储节点，即图2所示的反相器输出端A、Q、ON、B，使得输出端A＝0，输出端Q＝1，输出端QN＝0，输出端B＝1，从而实现“1”写入操作。

在该SRAM存储单元进行保持“1”操作时，字线WL置为低电平，从而图4所示的传输MOS管M1、M2、M3、M4均处于关闭状态。第一位线BLB与反相器输出端A和QN之间断开，第二位线BL与反相器输出端Q和B之间断开，该SRAM存储单元中的各存储节点，即反相器输出端A、Q、ON、B互相锁定，能够保持数据存储数据“1”状态。即使在52ns时刻处反相器输出端B的因受到干扰脉冲SEU的影响而发生瞬态错误翻转，电路能够通过自身反馈使得各存储节点回到原来正确的逻辑电平，即反相器输出端B在52ns时刻处发生瞬态错误翻转，使得反相器输出端A和QN在52ns时刻处产生轻微波动后能回到正确逻辑电平，回到正确逻辑电平的反相器输出端A和QN，作用于反相器输出端B，从而使得反相器输出端B被抬升到正确的逻辑电平“1”。图5所示的变化曲线中，在SRAM存储单元进行保持“1”操作阶段时，在60ns时刻反相器输出端Q的因受到干扰脉冲SEU的影响而发生瞬态错误翻转，从而使得反相器输出端A和QN在60ns时刻处收到轻微波动后回到正确逻辑电平，回到正确逻辑电平的反相器输出端A和QN，作用于反相器输出端B，从而使得反相器输出端Q被抬升到正确的逻辑电平“1”。

在该SRAM存储单元进行读“1”操作时，第一位线BLB和第二位线BL预充电完成。使得字线WL置为高电平，从而图4所示的传输MOS管M1、M2、M3、M4均处于开启状态。数据通过SRAM存储单元内的存储节点，即图2所示的反相器输出端A、Q、ON、B，经传输MOS管M1、M2、M3、M4，传输到对应的第一位线BLB和第二位线BL上，实现SRAM存储单元“1”保持后的读“1”操作。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。